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shuma
- 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 \"1101101\" 时，数码管的7个段：g、f、e、d、c、b、a分
exp1
- 基于FPGA的A/D转换 可以用quartusII仿真
work3CNT4BDECL7S
- 7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮
AD-Based_on_FPGA.rar
- 使用VHDL语言编写的A/D转换程序，可在FPGA平台使用,VHDL language used A/D conversion process can be used in the FPGA platform
Cyclone_II_FPGA_sch
- altera 飓风二代开发板的原理图，pdf格式 -altera hurricane of the second generation development board schematics, pdf format
pal_vedio
- 基于FPGA的pal制模拟视频显示程序，verilog Hdl-pal-d vedio display fpga verilog
FPGA_AD7822
- 基于FPGA的AD转换控制器设计，AD7822，quartus II，verilog hdl-A Design of the A/D Convertion Control Module Based on FPGA
bridge
- FPGA和A/D转换芯片ad7862的IP，可实现4路数据的采样和读取。 用verilog实现的-FPGA and the A/D conversion chip ad7862' s IP, can achieve 4-way data sampling and reading. Achieved with verilog
DCM
- xilinx SP605开发板的DCM模块验证程序，coreGen工具生成DCM核，由DCM完成时钟分频、倍频、移相等操作-xilinx SP605 development board DCM module validation program, coreGen tool to generate nuclear DCM, completed by the DCM clock divider, frequency, and shift operations equal
ADconverter
- 基于FPGA的A_D转换采样控制模块的设计-A Design of the A/D Convertion Sampling Control Module Based on FPGA
AD_TLC5510
- 用VHDL控制TLC5510从而实现对高速A/D器件TLC5510控制，进而处理-use fpga to control the tlc5510
DMA_8237A
- 经典DMA控制器8237A的VHDL设计，对设计DMA控制器有很高的参考价值。-Classic DMA controller 8237A of the VHDL design, the design of the DMA controller has a high reference value.
divide_vl
- d这是一个分频器，因为在FPGA中，为了能够得到比较少的频率，通常用分频器来完成-can divice the frequence
D_Flip_Flop_VhdlCode
- it is a very good d flip flop design for fpga >
caiyang
- 种用FPGA 实现对高速A/ D 转换芯片的控制电路,系统以MAX125 为例,详细介绍了含有FIFO 存储器的A/ D 采样控制电路的设计方法,并给出了A/D 采样控制电路的V HDL 源程序和整个采样存储的顶层电路原理图.-Species with FPGA to achieve high-speed A/D conversion chip control circuit, the system as an example to MAX125 details FIFO memory cont
DDS
- 基于Verilog的dds设计，已经经过调试，可直接使用-Dds of Verilog-based design, has been testing can be used directly
FPGA_TLV5619_SIGNALTAPII
- FPGA_TLV5619_SIGNALTAPII,FPGA控制D/A转换器TLV5619，并用SIGNALTAP II分析数据波形！属于FPGA高端调试仿真应用。-FPGA_TLV5619_SIGNALTAPII, FPGA control D/A converter TLV5619, and waveform analysis of data SIGNALTAP II! Simulation are debugging the application of high-end FPGA.
Modelsim_QA
- modelsim的一些问题集锦，对于从事FPGA的研发人员很有帮助-Collection of some of the problems modelsim for personnel engaged in R & D FPGA helpful
fpga_data
- 给出了高速采集系统的实现架构及控制原理,并在分析数据采集系统现状的基础上,针 对高速采集系统存在的采集和传输速度、资源利用不合理以及硬件成本偏高等问题,给出了一种共 享总线、同步采集、分时读取的方法。实践表明,采用该方法提高了系统的采集和传输速度,实现了对 多通道、高分辨率并行A/D同步采集的有效控制,节省了FPGA系统资源,降低了硬件成本-fpga multi-channel
CPLD-radom
- 基于C P L D 的伪随机序列发生器，用FPGA产生随机序列的-CPLD-based pseudo-random sequence generator, generate random sequences using FPGA