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大型设计中FPGA的多时钟设计策略
- 大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法-FPGA design large multi-clock design strategy, a very detailed descr iption of the FPGA design clock design method
fpga时钟设计
- 无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操 作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将 导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可 分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上 述四种时钟类型的任意组合。-without the expense of discrete logic, programmable l
clock
- FPGA时钟设计程序代码，可调整时间，六位显示。
clock
- 大型设计中FPGA的多时钟设计策略，使用atmel
mcu-fpga
- 目录 FPGA & MCU 开发板介绍 实验1 QuartusII 软件应用 实验2 Keil C51 应用 实验3 字符型LCD YM1602 的应用 实验4 带字库的中文LCD YM12864 的应用 实验5 时钟芯片DS1302 的应用 实验6 I2C 总线器件AT24C64 的应用 实验7 数字温度传感器的应用 实验8 行列式键盘 实验9 硬件电子琴的设计 实验10 AD 与DA 的使用 实验11 简易DDS 信号源设计 实验12 用模
FPGA
- 主要介绍VHDL下，电子时钟、LCD、LED、电子琴，电梯等开发程序。-Introduces the VHDL, the electronic clock, LCD, LED, keyboard, elevator and other development programs.
exam3
- 对sparten 3E fpga的板子的一个各个功能模块的多功能vhdl程序，包括键盘防抖，数字时钟等-Sparten 3E fpga of the board of a multi-purpose function modules vhdl procedures, including keyboard, image stabilization, digital clock, etc.
FPGA-clock
- 介 绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。-Introduced for PET (positron emission tomography) of the front-end electronics module is designed to provide time for a new benchmark high-frequency clock fan-out circuit.
electronic-clock
- Verliog HDL数字系统设计项目，电子钟。该电子钟可以实现时钟、日期、闹钟、秒表功能。-Verliog HDL digital system design projects, electronic clock. The clock can clock, date, alarm clock, stopwatch function.
FPGA
- FPGA 时钟分频器，包括偶数分频和奇数分频两种，本程序占空比为50-FPGA clock divider, including even and odd frequency division two, 50 duty cycle of the program
time
- 几篇解读FPGA内部时序问题的好文章，从最近本的Tco,Tsu，Th等入门。一直到如何对时序进行约束，如何处理各种影响FPGA时钟的因素。如何读懂时序图（Interpreting the Timing Diagram） -FPGA internal timing problems read several good articles, from the most recent of Tco, Tsu, Th and other entry. How the timing has to be co
FPGA-clock
- 用FPGA编写程序实现数字时钟的设计，具有计时、秒表及闹钟功能-FPGA programming with digital clock design, with timing, stopwatch and alarm functions
clock
- 一个简单的FPGA时钟，里面有PDF说明~-A simple clock sample. There exists a PDF statement files in it. If there exists any problem please contact me.
FPGA--clk
- FPGA中时序控制，时钟常见问题的解决，非常有用-Timing control, the FPGA clock problem resolution
clock
- FPGA时钟，vhdl，带设置时间，暂停，开始-FPGA clock
FPGA-FIFO
- FPGA-跨时钟域总线信号可靠传输异步FIFO技术安全可靠，格雷码计数，减少亚稳态-FPGA-clock domain crossing bus signals reliable transmission of asynchronous FIFO safe and reliable, Gray code count, reducing the metastable
Clock
- FPGA时钟显示程序，可以按照正常的时间，频率可调，数码管显示00-00-00，中间的-可改。只要采用嵌套的循环结构实现-FPGA clock display program, you can follow the normal time, frequency adjustable, digital display 00-00-00, middle- can be changed. As long as the use of a nested loop structure to achieve
clock
- 基于FPGA的数字时钟设计,本人试过，能用。-FPGA clock
clock
- 自己开发的电子时钟小程序，通过数码管显示时间，key1和key2控制校时校分，key3切换时钟模式和闹钟模式，切换到闹钟模式再按key1和key2即可设定闹钟时间。key4控制开启/关闭闹钟。有整点报时功能。(Self developed electronic clock applet, through the digital tube display time, key1 and key2 control time correction, Key3 switch clock mode and
《HELLO FPGA》-项目实战篇-V1.1版
- 各种实例的FPGA实现，对学习FPGA有一定的帮助，希望大家能够采纳。(The FPGA realization of the digital clock has some help for learning FPGA, and I hope you can adopt it.)