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ThedesignofUniversalAsynchronousReceiverTransmitte
- 本课题所设计的UART支持标准的RS.232C传输协议,主要设计有发送模块、接收模块、线路控制与中断仲裁模块、Modem控制模块以及两个独立的数据缓冲区FIFO模块。该模块具有可变的波特率、数据帧长度以及奇偶校验方式,还有多种中断源、中断优先级、较强的抗干扰数据接收能力以及芯片内部自诊断的能力,模块内分开的接收和发送数据缓冲寄存器能实现全双工通信。除此之外最重要的是利用口模块复用技术设计数据缓冲区FIFO,采用两种可选择的数据缓冲模式。这样既可以应用于高速的数据传输环境,也能适合低速的数据传输场
fifo
- 用FPGA完成256*8的存储器的读写操作- complete reading and writing 256* 8 memory with FPGA
memtest
- 在数字系统中,一般存在多个芯片,利用不同的特点用于实现不同的功能,一般都包含CPU,FPGA,AD,DA,memory,ASSP(专用标准模块),ASIC等。CPU用于进行智能控制,FPGA进行硬件算法处理和多设备接口,AD进行模数转换,DA进行数模转换,memory存储临时数据。因此,FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入,数据输出,双向通讯,指令传递,地址管理,不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
CoreSPI
- 数字电子设计fpga设计的spi接口的ip_core,可以直接用于在fpga设计,支持actel的fpga芯片,支持主从模式,fifo大小可选。-Fpga design of digital electronic design spi interface ip_core, fpga design can be directly used to support actel the fpga chip, support master-slave mode, fifo size options.
sfifo
- verilog编写的同步FIFO,功能仿真完全正确,大家可以参考下。-verilog write synchronization FIFO, functional simulation completely correct, we can refer to the next.
FIFO
- 基于fpga的异步FIFO的设计和实现源代码-Fpga-based asynchronous FIFO design and implementation of source code
VGA-Controller
- FPGA do vga display controller. achieve include: fifo mem, vga core, rgb controller,
UART
- 基于FPGA的UART设计,包含接收模块,发送模块,FIFO模块-UART FPGA-based design, including the receiver module, sending module, FIFO module
fifosy
- 用于对Xilinx FPGA FIFO的控制及读写-Xilinx FPGA FIFO
SDRAM
- sdram,在fpga数据传递领域应用广泛,乒乓操作,不同频域的数据传递,都靠sdram来转换。-SDRAM VHDL FPGA FIFO
FPGA--VerilogFIFO
- FPGA串口通信程序 基于fifo读写的串口通信程序-FPGA serial communication program is based on the serial communication program to read and write fifo
as_fifo1
- 实现异步FIFO功能,实现串行数据通讯功能,可以用FPGA实现串口扩展-Asynchronous FIFO functions, serial data communication
fifo_vhdl
- 基于fpga,cpld的异步FIFO的设计 用VHDL语言进行相关的功能模块设计-Based on fpga, cpld design of asynchronous FIFO associated with VHDL design modules
vhdl-ad9910
- ad9910 DDS板 VHDL源代码,在Cyclone II FPGA上调试通过,主要文件说明: Filename Function ----------------------------------------------------- dds_controller.vhd top entity, opcode decoding ddslib.vhd configuration,opcode definition dds_serial.vhd parallel to s
68013-FIfo
- cy68013开发资料,上位机、固件和FPGA读写,如有什么问题可以QQ我,共同探讨,QQ:29077181-CY68013 code
fifo
- actel 的同步硬件fifo的testbench,初学者可以看一下testbench怎么写的。-the testbench code of actel fpga,it is right for new learner~
FIFO
- 这是本人学习FPGA时亲自原创的代码,实现的是8x8的fifo结构,采用同步的FIFO结构,仿真测试已经成功!-This is I learn when the original code FPGA in person, the realization of 8 x8 is the fifo structure, the synchronization of the fifo structure, the simulation test is a success!
FIFO
- FPGA内设计同步FIFO和异步FIFO,以及双口RAM的方法,FIFO设计的经验之谈,非常经典。-Synchronous FIFO and asynchronous FIFO, and dual-port RAM within the FPGA design,FIFO design rule of thumb, very classic.
ad
- 程序是本人亲测,可实现fpga对ads804的高速数据采集,和输出。利用了fpga的fifo和ad芯片每六个时钟数据更新一次的原理-The program I pro-test, the FPGA the ads804 high-speed data acquisition and output. The principle of use fpga fifo and ad-chip is updated once every six clock data
FIFO
- 基于FPGA的告诉缓冲器FIFO的设计实现-Told buffer FIFO in the FPGA-based design implementation