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Hardware_Multiplier
- 用VHDL写的硬件乘法器,以及测试过了,一个时钟周期内完成乘法运算。被乘数、乘数的宽度通过通用属性GENERIC参数改变而轻松改变,硬件除法器也快好了。-Written by VHDL hardware multiplier, and tested, and a clock cycle multiplication. Multiplicand, multiplier width parameter changes through the common property of GENERIC an
cnt
- 俩个比较好的计数器的vhdl代码:一个是n位通用计数器,一个是的用到的语法比较全面。是比较好的学习资料-Both a relatively good counter VHDL code: one is the generic n-bit counter, one is the syntax used in the more comprehensive. Is a better learning materials
46_generic
- VHDL中generic缺省值的使用 -failed to translate
Doc1
- 用VHDL语言编的,有类属和端口说明的实实体说明-Made use of the VHDL language, there are generic and port indicate that the actual entity
VHDL_100_1
- 第43例 四位移位寄存器 第44例 寄存/计数器 第45例 顺序过程调用 第46例 VHDL中generic缺省值的使用 第47例 无输入元件的模拟 第48例 测试激励向量的编写 第49例 delta延迟例释 第50例 惯性延迟分析 第51例 传输延迟驱动优先 第52例 多倍(次)分频器 第53例 三位计数器与测试平台 第54例 分秒计数显示器的行为描述6 第55例 地址计数器 第56例 指令预读计数器 第57例 加.c减.c乘指令的
altera_up_flash_memory
- Altera公司大学计划中公布的基于VHDL的通用flash的IP核!-Altera' s University Program announced in the flash-based VHDL generic IP core!
UART
- 通用UART串口的VHDL描述,可自行设定奇偶校验,波特率等参数-VHDL descr iption of generic UART serial port, they are free to set parity, baud rate and other parameters
UserDefinedFunction
- It s a VHDL program. The program does a generic gray. Using a Cyclone II FPGA Board.
serial2parallel256
- Complex Add in Vhdl with generic parameter
Generic_NOR3_gate_design
- 设计一个带类属参数的或门,它有N 个输入,N 的默认值为3。在顶层元件中将该类属元件例化2 次。在一个元件中将类属参数改变为N=4,而在另在一个元件中改变为N=5。-The way of using generic in VHDL design is shown in the Ninput NOR gate.
5vadderN
- 第一次上传资料 关于vhdl,不同的变成风格 初学者,希望多多学习-entity adderN is generic(N : integer := 16) port (a : in std_logic_vector(N downto 1) b : in std_logic_vector(N downto 1) cin : in std_logic sum : out s
INC_DEC_GEN
- This an Generic Incrementer - Decrementer made wid flip-flops in VHDL-This is an Generic Incrementer - Decrementer made wid flip-flops in VHDL
CORR_REG
- This an Generic Shift Register made in vhdl-This is an Generic Shift Register made in vhdl
clock_divider.vhd
- A generic clock divider described in VHDL language
Generic_Adder_Subtractor
- Generic adder subtractor by VHDL
mul
- VHDL实现通用乘法器,位数可以自定义,通过移位相加实现-VHDL generic multiplier, the median can customize the sum achieved by shifting
mux
- multiplixer generic for vhdl
reg
- registers generic for vhdl
state_machine
- finite state machine for vhdl generic
DMA
- DMA controller VHDL code entity dma is generic ( ADDR_WIDTH : integer := 16 -- default value DATA_WIDTH : integer := 16 -- default value ) port ( RESET_L : in std_logic CLK : in std_logic DRQ_L : in std_logic DMAA