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qda
- 三路智力竞赛抢答器,利用VHDL设计抢答器的各个模块,并使用EDA 工具对各模块进行仿真验证。智力竞赛抢答器的设计分为四个模块:鉴别锁存模块;答题计时模块;抢答计分模块以及扫描显示模块。把各个模块整合后,通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器: (1)具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后,若有参赛者按抢答器按钮,则该组指示灯亮,数码管显示出抢答者的组别。同时电路处于自锁状态,使其他组的抢答器按钮不起作用。 (2)具有计分功能。在初始状态时,主持
I2C_master_top
- I2C主机顶层模块(I2C_master_top)的VHDL语言描述-I2C host top-level module (I2C_master_top) of the VHDL language descr iption
VHD_Veri_spi
- 一个强大的符合SPI规范的VHDL/Verilog源码文件,传输模式和时钟相位均可以指定,采用同步时钟设计,可以工作在很高的频率下。支持主机及从机模式,强烈推荐使用!-A strong line with SPI standard VHDL/Verilog source files, transfer mode, and clock phase are to specify, using synchronous clock design can work in very high frequen
SPI_FPGAMAIN
- FPGA作为主机的SPI模块。VHDL语言,开发环境为Quartus2-FPGA as host of the SPI module. VHDL language, development environment for the Quartus2
DC-motor-controller-and-its-control
- 基于VHDL语言的直流电机控制器及其控制,本控制系统的总体结构,下位机是整个高频疲劳试验机控制器的核心。用于实现产生控制试验机的控制信号和数据,反馈信号的处理,以及和上位机进行数据通信。其控制功能强弱也直接影响着整个控制器性能的好坏-DC Motor Based on VHDL controller and its control, the overall structure of the control system, the next bit machine is the high-freq
Control
- vhdl, 抢答器的一些功能,主持人可以控制4个按键,很好的课程设计-VHDL, some of the features of Responder, the host can control the four buttons, good course design
mkjpeg.tar
- 用FPGA实现的JPEG编码器,可以直接使用,内含完成说明文档,经过验证无误。-• JPEG baseline encoding JPEG ITU-T T.81 | ISO/IEC 10918-1 • Standard JFIF header v 1.01 automatic generation • Color images only (3 components, RGB 24 or 16 bit, YUV input) • T
IIC_MasterDriver
- IIC主机控制vhdl源码,支持IIC普通和快速模式,多个fpga/cpld平台已验证-IIC host control source code,normal and fast mode support
SPI_Master_module
- 利用VHDL语言编写的SPI主机模块,采用内部自环回已经经过测试,发送接收数据正常,里面有modelsim工程,可以验证下仿真波形-SPI host module using VHDL language, has passed internal self-loopback test, sending and receiving data normally modelsim project, which can be verified under simulation waveforms
IDE_VHDL
- 此代码为wishbone公司的IDE协议主机端VHDL源代码,有三个版本,实现了UDMA。版权归wishbone公司,请勿用于商业用途。-This VHDL codes with threr versions implemented IDE host protocol,supporting with UDMA。
qdq
- 用VHDL语言实现四路抢答器功能,抢答之后不能再抢答,除非主持人按下复位键。可以显示四个选手分数,显示答题倒计时的时间,主持人可以控制加减分,分数通过显示屏显示。使用软件Quartus Ⅱ,可以将程序导入FPGA并能运行。有竞争模块,显示模块,分频模块,加减控制模块,计数器模块,蜂鸣器模块,译码模块,计分器模块,锁定模块等。-VHDL language with four Responder function can not answer after answer, unless the hos
USB_fx2_engine
- This code is the VHDL source code of the USB communication between FPGA device and host device(PC).