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circularbuffer
- Circular_Buffer,流水线型多位缓存器,verilog语言描述。通过modelsim 6。0仿真,quartus 综合通过。
89_full_adder
- full adder设计代码,verilog 语言描述,通过modelsim 仿真,quartus综合
altera_ram
- 本程序对如何使用altera系列芯片片上ram进行实例演示,采用Verilog HDL语言编写,并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序,值得一看。
AdderEmodelSim
- altera Quartus II modelSim 自動模擬搭配,內有範例。 (含電路)
KONAMI
- 至今还没有弄明白为什么要用ModelSim,因为看波形Quartus II自带的工具就可以了
4_in_1
- 骏龙提供的最新quartus8.0的license,包括Quartus II 8.0,NIOS II 8.0(在Quartus II的license里面),DSP Builde 8.0,ModelSim-Altera 6.1g (Quartus II 8.0),新Quartus II的license支持远程桌面访问的功能。
Des2Sim
- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸看到这篇文章的 大侠们指正,在此表示感谢。当然,这是一个非常简单的时序逻辑电路实例,主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1; Altera 公司出品的 Quartus II 4.2;Mentor Graphics 公司出品的 ModelSim
Verilog数字系统设计教程(第2版)
- Verilog数字系统设计教程(第2版)”这本书的思考题没有答案,要多做实验和仿真-• Source code of designs in chapters 1 to 8. • Chapter 8 designs include the SAYEH processor, its C Compiler, and its Sort program run files. • Several Designs, including SAYEH, that are programmed o
sram
- sram操作vhdl源程序,内有sdram模型,控制器设计,及测试源程序-sram operating in vhdl \doc DDR SDRAM reference design documentation \model Contains the vhdl SDRAM model \route Contains the Quartus 2000.05 project files a routed controller design \simulation
crack-81
- 最新QuartusII8.1的补丁,安装它的破解器,可以获得长期使用权-QuartusII8.1 the latest patch, install it to break, and access to long-term use rights
spi
- SPI总线接口的verilog源码,包含仿真模块modelsim 和 quartus 工程。本人测试通过。-SPI bus interface in verilog source code, including the simulation module modelsim and quartus project. I test.
uartnew
- 好用的UART通信源码,使用Verilog 编写 在QUARTUS下完成,并用ModelSim仿真通过-Source-to-use UART communications, the use of Verilog in Quartus to complete the preparation and use of ModelSim simulation through
quartus0modelsim0simulation
- quartus用modelsim仿真.pdf 内容不错,乘法实用-using modelsim for quartus simulation
Stepper_controller_MAx
- stepper motor controller vhdl and verilog code is given with explainintion testbench in verilog quartus and modelsim implementation is also awailable -stepper motor controller vhdl and verilog code is given with explainintion testbench in verilog qu
uart_read_send
- uart自收发的vhdl实现,包括quartus工程文件及modelsim仿真工程文件(调试通过)-uart vhdl from the transceiver to achieve, including the quartus project file and modelsim simulation project file (debugged)
LCD_DISPLAY
- lcd显示的VHDL实验,包括quartus工程文件及modelsim仿真文件-lcd display VHDL experiments, including the quartus project file and modelsim simulation file
verilog-hdl(Quartus)
- 一个关于Quartusii的软件使用教程,包括Modelsim的仿真教程,比较简单-About Quartusii software tutorials, including Modelsim simulation tutorial, relatively simple
ASI_simulation
- 异步串行接口ASI仿真设计,quartus modelsim 仿真参考设计,实现ASI传输,完成8b/10b转换,串并转换-Asynchronous Serial Interface ASI simulation design, quartus modelsim simulation reference design, implementation ASI transmission, complete 8b/10b conversion, serial-parallel conversion
HEX2MIF
- QUARTUS II SRAM/ROM初始化需要的HEX文件与Keil产生的HEX格式不同;该Modelsim程序,将Keil产生的Hex转换成,Quartus可以是识别的MIF格式;(The QUARTUS II SRAM/ROM initialization needs HEX files which are different from those generated by Keil. The Modelsim program converts Hex generated by Keil
quartus和modelsim中使用mif和hex文件1
- quartus和modelsim中使用mif和hex文件1(fpga modelsim mif hex)