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搜索资源列表

  1. bcd_to_binary

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  2. ALTERA NIOS处理器实验,QUARTUS下用VHDL编译成处理器,bcd码转bin-Altera NIOS processor experiments QUARTUS using VHDL compiler into processor, code switch bin bcd
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:2558
    • 提供者:秦拣俭
  1. VHDL_Development_Board_Sources

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  2. 这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟.-which I have recently bought a CPLD Development Board VHDL source code accompanied the development
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4642650
    • 提供者:Jawen
  1. jhvhjhk

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  2. 乒乓球游戏机实验报告实验人: 大火虎设计课题: 用VHDL设计一个乒乓球游戏机,用开关来摸拟球手及裁判,用LED来模拟乒乓球,采用每局十一球赛制,比分由七段显示器显示. 设计思路: 采用按功能分块,将整个电路分成若干子程序,利用不同的子程序来实现记分,显示,键盘控制。设计过程: 1) 对4MHZ信号进行分频,得到所需的1HZ,及七段显示器所需的频率.存为CLOCKMAKE.VHD(注:仿真时所加的信号频率比这要高。)。 2) 设计一个子程序来描述裁判,左击球手,右击球手的动作对LED显示的影响,
  3. 所属分类:汇编语言

    • 发布日期:2008-10-13
    • 文件大小:1120
    • 提供者:slw
  1. DigitalssStopwatch

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  2. 本秒表计时器用于体育竞赛及各种要求有较精确时的各领域。此计时器是用一块专用的芯片,用VHDL语言描述的。它除开关、时钟和显示功能以外,它还包括1/100s计时器所有的控制和定时功能,其体积小,携带方便。-the stopwatch timer for the various sports competitions and requires more accurate at the various fields. This timer is a dedicated chip, using the
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:6951
    • 提供者:段苛苛
  1. encoder

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  2. VHDL实现循环码编码,设计了三个单元。switch是一个开关,shifter是移位寄存器,encoder是主体。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1943
    • 提供者:王三一
  1. VRML_classroom

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  2. 一个VHDL的多媒体教室。功能为: 1、当接近玻璃门,玻璃门会自动打开,可进入教室。 2、屏幕旁边的的四个按钮负责灯的开关、窗帘的开关、投影仪的升降以及电影的播放。 3、单击笔记本可以负责笔记本的打开和关闭。-A VHDL multimedia classroom. Function: 1, when close to the glass doors, glass doors will automatically open, you can enter the classroom.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-21
    • 文件大小:34447211
    • 提供者:teekey
  1. qiangdaqi

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  2. 使用vhdl语言设计的一个四人参加的智力竞赛抢答计时器。当有某一参赛者首先按下抢答开关时,响应显示灯亮并伴有声响,此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于100s(显示为0—99),时间显示采用倒计时方式。当达到限定时间时,的发出声响以示警告。 -Using VHDL language design four people to participate in the quiz answer in the timer. When a participa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-09
    • 文件大小:192263
    • 提供者:陈小龙
  1. programe

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  2. 项目程序,vhdl+C语言 开关等时性测量,测量多子开关的延时时间-Project procedures, vhdl+ C language switch isochronism measured Multi-switch delay time
  3. 所属分类:SCM

    • 发布日期:2017-04-08
    • 文件大小:507374
    • 提供者:xbr
  1. LED

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  2. 用VHDL语言实现的八个开关控制八个LED灯的亮灭,本程序经过实验箱认证,绝对可用。-VHDL language used to achieve the eight switch control eight bright LED lights out, the procedure experimental boxes after certification, available absolutely.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:99706
    • 提供者:王媛媛
  1. 00038yimaqi

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  2. 本设计利用拨动开关和发光二极管进行信号输入和显示。 本设计练习用VHDL语言描述仿真译码器。 -This design toggle switch and light-emitting diodes used for signal input and display. The design exercise simulation using VHDL language to describe the decoder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5604
    • 提供者:fengxinlong
  1. HW3_P1

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  2. Clock Controller There are often situations where one wishes to pass a predetermined number of clock pulses and then stop. The purpose of this problem is to design a controller in VHDL to gate a preset number of pulses form a free-running clock “CL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:180006
    • 提供者:chris
  1. switch

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  2. 运用VHDL语言,实现MAX7317的采集程序,可以将该子模块加载到主程序中。-The use of VHDL language the MAX7317' s acquisition program, this sub-module is loaded into the main program.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:1506
    • 提供者:陈诚
  1. VHDL-book3

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  2. D_flipflop:1位D触发器的设计 D_fllipflop_behav:4位D触发器的设计 reg1bit:1位寄存器设计 reg4bit:4位寄存器设计 shiftreg4:一般移位寄存器的设计 ring_shiftreg4:环型移位寄存器的设计 debounce4:消抖电路的设计 clock_pulse:时钟脉冲电路的设计 count3bit_gate:3位计数器的设计 count3bit_behav:3位计数器的设计 mo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:9017647
    • 提供者:贾诩
  1. vhdl

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  2. library ieee use ieee.std_logic_1164.all entity decoder is port (clk:in std_logic clr:in std_logic data_in:in std_logic --待解码信元输入端; data_out:out std_logic) --解码信元输出端; end decoder architecture behave of decoder is component dff2
  3. 所属分类:software engineering

    • 发布日期:2017-11-14
    • 文件大小:378333
    • 提供者:刘轩赫
  1. vhdl

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  2. 译码器设计 实现3-8译码器的门级和行为级设计;完成3-8译码器的门级和行为级设计的仿真,并下载到开发板进行验证。 用拨挡开关K1,K2,K3作为输入的三位二进制码,输出的8位码分别用LED1~LED8 显示-Achieve 3-8 decoder gate-level and behavioral level design complete the 3-8 decoder gate-level simulation and behavioral level design, and d
  3. 所属分类:assembly language

    • 发布日期:2017-04-25
    • 文件大小:265624
    • 提供者:阮智钦
  1. vhdl---calculator

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  2. 基于vhdl语言编写的简易计算器程序,其中主要功能有加减乘和清除,确定等,可实习现连续运算。输出使用七段数码管输出,输入采用拨码开关的方式输入。若计算结果超过99999,蜂鸣器自动报警。-Vhdl language based on simple calculator program, where the main function, subtraction, multiplication and clear, determined, can now practice continuous op
  3. 所属分类:Other systems

    • 发布日期:2017-05-09
    • 文件大小:1817518
    • 提供者:张圆
  1. streetlights-based-on-VHDL

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  2. 本程序设计了一个基于FPGA的路灯控制系统,具有时控、声光控、交通控制的功能,即不但可通过对系统人工设定开关灯时间来完成其工作,也可通过采集实际环境的光信号和声音信号来控制路灯工作,还可以通过交通状况控制;此外可以通过故障检测功能,实现对路灯的故障检测,并且可以由七段数码管显示故障路灯编号;同时,利用热敏电阻等器件组成外部电路,用来检测电路温度,此电路具有报警功能,保证系统在正常温度范围内工作。在交通状况控制模式下,利用红外传感器探测目标位置,进而确定输出高低电平。在仿真模拟中结果正确,实现了
  3. 所属分类:HardWare Design

    • 发布日期:2017-12-12
    • 文件大小:18954
    • 提供者:wang
  1. LEDTest2

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  2. This is a running 10 bit led on VHDL code including switch to shift from increasing or decreasing
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-01
    • 文件大小:7908352
    • 提供者:Chris1234
  1. 60s qiangdaqi

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  2. 1.抢答器同时供N名选手,(此处假设4个)分别用4个按钮S0~?S3表示。? 2.设置一个系统“开始复位”开关S,该开关由主持人控制(当主持人按下该开关后以前的状态复位并且开始计时抢答)。?3.抢答器具有锁存与显示功能。即选手按动按钮,锁存相应的编号,并在LED数码管上显示,同时扬声器发出报警声响提示。选手抢答实行优先锁存,优先抢答选手的编号一直保持到主持人将系统清除为止。?(1. Responder at the same time for N players, (here assumed
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-19
    • 文件大小:8116224
    • 提供者:drb
  1. U4

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  2. 1、必做:设计并实现一个 8×8 点阵扫描控制器,在点阵上稳定显示一个数字或字母, 颜色红色、绿色均可。 2、选做:用 8×8 点阵显示字符,每次显示一个字符,每秒切换一次,显示内容为“B”、 “U”、“ P”、“T”及姓名的第一个字母。如张三显示的内容为“B”、“U”、“ P”、“ T”、 “Z”、“ S”。(1, must do: design and implement a 8 * 8 dot matrix scanning controller, stable display of a
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-04-09
    • 文件大小:443392
    • 提供者:闭家锁的话
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