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Lab11_flipflopcs
- 带有置位和清零端的边沿D触发器的设计与实现.带有置位和清零端的边沿D触发器的逻辑图,本实验中用Verilog语句来描述。-Design and implementation of an edge D flip-flop with set and reset end. Logic diagrams with edge D flip-flop with set and reset the end of the Verilog statement, used in this experiment to
dff_UDP
- verilog实现,UDP描述带有异步复位的正边沿触发D触发器,test测试通过-verilog achieve, UDP asynchronous reset with a descr iption of the fringe is triggered D flip-flop, test test pass
11
- 用verilog编写的带同步清0、同步置1 的D 触发器;带异步清0、异步 置1 的JK 触发器-Verilog prepared by the synchronous belt, synchronous D flip-flop 0 1 with Asynchronous Clear 0, asynchronous set D trigger 1 with Asynchronous Clear 0, asynchronous set JK trigger 1!!!!!!
d_ff
- 基于verilog的上升沿D触发器的行为模型和其tesbench-Verilog behavioral model based on the rising edge of D flip-flop and its tesbench
adc0809
- 1、用状态机设计A/D转换器ADC0809的采样控制电路,并在数码管上显示转换结果; 2、设置有复位和启动/保持开关,要求 ⑴ 复位开关用来使A/D转换器复位,并做好A/D转换准备; ⑵ 启动/保持开关用来控制A/D转换器开始连续转换或停止转换保持结果,即按一下启动/保持开关,启动A/D转换器开始转换,再按一下启/停开关,停止转换并保持结果。 3、采用Verilog HDL语言设计符合上述功能要求的控制电路。-1, with the state machine design A/
VGA1
- 这是我自己的一个流水灯的设计编程 在ise10.1环境下做的Verilog编程 用Spartan3E basys2开发板可以实现八个led灯的循环 有一个复位rst 设计关键是分频器的设计 这里运用的是d触发器实现50MHz的50M分频-This is my own design of a light water program in ise10.1 do Verilog programming environment with Spartan3E basys2 development bo
8weijiafaqi
- 8位加法器的verilog实现。VHDL,单片机开发程序,数字逻辑与处理器基础实验,你懂d。-8 adder verilog implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
erxuanyiduoluxuanzeqi_no_maoxian
- 二选一多路选择器的verilog实现。VHDL,单片机开发程序,数字逻辑与处理器基础实验,你懂d。-Choose one multiplexer selector verilog implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
qiduanyimaqi_verilog
- 七段译码器的verilog实现。VHDL,单片机开发程序,数字逻辑与处理器基础实验,你懂d。-Seven segment decoder verilog implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
sanbayimaqi_verilog
- 三八译码器的verilog实现。VHDL,单片机开发程序,数字逻辑与处理器基础实验,你懂d。-Thirty-eight verilog decoder implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
sixuanyiduoluxuanzeqi_verilog
- 四选一多路选择器的verilog实现。VHDL,单片机开发程序,数字逻辑与处理器基础实验,你懂d。-4 election more than one way selector verilog implementation. VHDL, MCU development program, the digital logic and processor basic experiment, you know d.
DDS
- 基于fpga的DDS详细设计方案 verilog语言 正弦计算器则对该相位值计算数字化正弦波幅度(芯片一般通过查表得到)。DDS芯片输出的一般是数字化的正弦波,因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-Direct Digital Synthesizer base on fpga use verilog Sine calculator to calculate the value of the digital phase sine wave amplitu
pal
- FPGA产生PAL-D的VHDL和Verilog代码。-The code is used to generate the sequence of PAL with FPGA in VHDL and Verilog
D_flipflop
- D flip flop source and test bench verilog code 6
DE2_LTM_TEST
- LTM屏的verilog代码编写,实现3D小球的显示-LTM screen the verilog code, to achieve 3 d ball show
DFlipflop
- Verilog Program for a d flipflop
USB
- verilog 实现USB传输功能,包括A/D转换、驱动程序等-vrilog usb
IDCT
- HEVC是正在研发的新一代视频编码标准。 本文面向HDTV应用,设计兼容HEVC标准的两位整数IDCT电路, 通过对IDCT的特点进行分析,完成了电路的架构设计, 采用较为节省面积的做法和流水线结构,并进行VerilogHDL代码设计-High Efficiency Video Coding(HEVC) is the currently developing video standard. In this article, a novel pipelined 2-D IDCT architect
FPGA_AND_ASIC
- 首先要知道自己在干什么?数字电路(fpga/asic)设计就是逻辑电路的实现,这样子说太窄了,因为asic还有不少是模拟的,呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉),或者硬件描述语言(Verilog/VHDL)来实现,或许你觉得这太简单了,其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图,触发器状态推倒公式而感到迷惑,但是其实有一点可以放心的是,实际设计中只要求你懂得接口时序和功能就可以了,用不着那么