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digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
System_Demons
- 0.最简单的SystemC程序：hello, world. 1.用SystemC实现D触发器的例子，同时也演示了如何生成VCD波形文件。 2.用SystemC实现同步FIFO的例子。这个FIFO是从同文件夹的fifo.v（verilog代码）翻译过来的。 3.如何在SystemC中实现延时（类似verilog中的#time）的例子。 4.SystemC文档《User Guide》中的例子。注意和文挡中稍有不同的是修改了packet.h文件，重载了=和<<操作符。这其实
DATA_CONV_ENCODE
- 卷积编码 2,1,7verilog h d l 书上源代码-DATA_CONV_ENCODE 2,1,7 verilog h dl
DflipflopSource
- Verilog实现的D触发器及其测试，同步异步的代码都具有，而且还拥有测试代码-Verilog implementation of the D flip-flop and test, synchronous asynchronous code, but also have the test code
Dchufaqi
- D触发器，移位寄存器，二进制转化器的verilog语言程序-D flip-flops, shift registers, binary converter verilog language program
05-NEC_2003_D
- 简易逻辑分析仪（2003年D题），verilog源程序-Simple logic analyzer (, 2003 D), Verilog source code
VSELLLERRe
- 一种基于verilog HDL的自动售货机控制电路设计:能对5种不同种类的货物进行自动售货，价格分别为A=1.00，B=1.50，C=1.80，D=3.10，E=5.00 。售货机能接受1元，5角，111角三种硬币(即有三种输入信号IY，IWJ，IYJ)，并且在一个3位7段LED(二位代表元，一位代表角)显示出来以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出，选择货物的输入信号I -Verilog HDL-based vending machine control cir
Basic-sequential-logic
- 用Verilog语言实现D触发器、累加器的功能-D flip-flop, the function of the accumulator using Verilog language
高速图像压缩编码器的VLSI结构设计研究
- 高速图像压缩编码器的VLSI结构设计研究.kdh 相当有水平的博士论文。里面详细讲到了如何设计小波变换VLSI结构。并对verilog hdl设计结构进行了评估-The high-speed image compression VLSI architecture design of the encoder the study. Kdh quite the level of Ph.D. thesis. Which talked about in detail how to design VLSI
INT_DCT
- Verilog HDL语言实现的整数DCT变换模块。其中包括一维和两维的DCT变换模块各一个。该模块都通过硬件仿真以及FPGA实现后的测试，均满足预期的DCT变换功能。-Integer DCT transfer module with Verilog HDL format. The package includes one 1-D and one 2-D DCT transfer module, which all pass simulation and FPGA evaluation.
Verilog1
- 实现了cic分频功能，分频系数D可变2~32，代码用verilog编写，其中输入数据写入主程序中，便于后人testbench的编写-Cic divide divider coefficient D variable from 2 to 32, the code is written in verilog input data is written to the main program, to facilitate future generations testbench preparation
635026760674375000
- verilog语言编写的一些数字器件.包括译码器，编码器，D触发器等-Verilog language of some digital devices. Including decoder and encoder, D flip-flop, etc
dtrigger
- 在Quartus软件中用Verilog HDL编写的D触发器的源代码-In the the Quartus software using the Verilog HDL prepared D flip-flop the source code
project4_1
- D触发器门级实现，有异步复位置位，HDl verilog语言编写，能在DE2上运行-D flip-flop gate-level implementation, there are asynchronous Reset_Set, HDl verilog language, able to run on the DE2
delta-sigma-DAC
- 根据FPGA的∑-Δ D/A转换器的设计与实现策略，∑-Δ DAC的内部仅由2个10位的二进制加法器，1个10位的锁存器和一个D触发器组成，用FPGA实现时只需耗费极少的逻辑资源，即使用最小的FPGA也能实现。这是∑-Δ DAC实现的verilog语言-According to the FPGA Σ-Δ D/A converter design and implementation strategies, Σ-Δ DAC' s internal only by the two 10-bit
DAC_TLV5616
- 这是一个用verilog语言编写的关于TLV5616的D/A转换驱动程序-This is a TLV5616 verilog language on the D/A converter driver
ICAD
- 基于verilog的A/D采样控制电路设计，包括代码和仿真图像-Verilog based on the A/D sampling control circuit design, including code and simulation images
FPGA_Divider
- 本源码是用verilog语言编写的FPGA的除法器和74LS138及D触发器模块。-The source code is written in verilog FPGA divider and 74LS138 and D flip-flop modules.
dflipflop
- fpga verilog 入门级D触发器代码仿真及说明-fpga verilog entry-level D simulator trigger code and descr iption
dff_UDP
- verilog实现，UDP描述带有异步复位的正边沿触发D触发器，test测试通过-verilog achieve, UDP asynchronous reset with a descr iption of the fringe is triggered D flip-flop, test test pass