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encode_finish
- Turbo码编码器的encode最上层模块,它的主要作用是连接Turbo码编码器的其他模块-Turbo code encoder encode top-level module, its main role is to connect the Turbo Code encoder other modules
rom
- Turbo码编码器的Rom宏模块,此模块中包含Rom.v文件和存储交织地址的.mif文件-Turbo code encoder Rom macro module, this module contains intertwined Rom.v documents and store addresses. Mif file
calculation2[1]
- vhdl语言实现加减乘除计算器设计主程序模块-calculator vhdl language design
DS18b20
- 这是一个工业用的普通温度传感器DS18b20的VHDL文件,直接可用,可为FPGA的其他逻辑模块或者Nios提供接口,其输出为18b20的11位温度暂存器的值。-This is a common logic module for DS18b20 which can provides parallel outputs for Nios II or other internal units of FPGA.
debounce
- 键盘防抖程序设计,模块化程序;不得不看的好程序,好家伙。-Reduction keyboard programming, modular procedures had a good look at procedures, Goodfellas.
4fft
- 够件FFT重要的模块,对新手来说很有帮助-Important enough pieces of FFT module is very helpful to the novice
VHDL05
- ALU算术逻辑运算模块设计代码。内容简单。是个不错的代码,学习的人可以下载参阅。-ALU arithmetic logic operations module design code. Simple. Is not a bad code, people can download the study refer to.
traffic_light
- 交通灯控制系统,包括UART模块的设计和实现-Traffic light control system, including the UART module design and implementation of
jtd
- 本实验要完成任务就是设计一个简单的交通灯控制器,交通灯显示用实验箱的交通灯模块和七段码管中的任意两个来显示。系统时钟选择时钟模块的1KHz 时钟,黄灯闪烁时钟要求为2Hz,七段码管的时间显示为1Hz 脉冲,即每1s 中递减一次,在显示时间小于3 秒的时候,通车方向的黄灯以2Hz的频率闪烁。系统中用S1 按键进行复位。-To complete the tasks in this experiment is to design a simple traffic light controller, t
chufaqichengxu
- 除法器程序,除法器模块,定点数除法的相关代码。-Divider procedures, divider module, the related fixed-point code division.
Electronic_Calendar_Based_On_FPGA
- 本项目主要是利用FPGA技术实现电子日立的功能,显示年月日星期,显示格式为:“年. 月. 日. 星期”,其中年月日星期均为可调电路。该项目共有七个模块:星期控制电路、日期控制电路、月份控制电路、年份控制电路、选择月份电路、扫描显示电路和调节电路。总体思路是:星期和日期控制电路共用一个脉冲信号;日期的进位反馈给调节电路,再通过调节电路中的开关控制选择月份和月份控制电路的脉冲信号,以起到随时调节月份的作用;同理,月份控制电路的进位反馈给调节电路以随时调节年份。-The project is main
Fingerprint_Identify
- 本项目名称是:基于FPGA的指纹识别模块设计。 主要内容为:本模块采用xilinx公司的Spartan 3E系列XC3S500E 型FPGA作为核心控制芯片,通过富士通公司的MFS300滑动式电容指纹传感器对指纹图象进行提取,然后对提取的指纹图像进行灰度滤波、图像增强、二值化、二值去噪、细化等预处理,得到清晰的指纹图象,再从清晰的指纹图象中提取指纹特征点,存入外部FLASH作为建档模板。指纹比对时,采用同样的方法获得清晰的指纹图像,建立比对模板,然后将比对模板与建档模板利用点模式匹配
FPGA
- 自行选取四首乐曲的一部分,采用VHDL语言层次化和模块化的设计方法, 实现多首乐曲演奏电路的设计 -4 to select the part of music, the use of VHDL language and modular hierarchical design methodology, multi-song concert circuit design
ask100
- 时钟同步模块:通过时钟同步模块,将模拟前端提取的时钟信号和数据进行同步,使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
FPGAModele
- 基于FPGA的数据采集模块的设计,通过该文章能让读者学会很多-FPGA-based design of data acquisition module, through which readers can learn to a lot of articles
serialcomvhdl
- 一个串行通信的例子,用vhdl实现。包括发送接收,分频等多个模块-Example of a serial communication with the realization of vhdl. Including the transmission of the reception, a number of modules, such as Frequency Division
CTL_SendTest
- UWB(超宽带)发射端代码控制,主管各个模块的连接和设置-UWB (ultra wideband)-side code to launch control, in charge of connecting the various modules and settings
ZX
- 本系统以51单片机及FPGA为控制核心,由正弦信号发生模块、功率放大模块、调幅(AM)、调频(FM)模块、数字键控(ASK,PSK)模块以及测试信号发生模块组成-The system of 51 single-chip and FPGA for the control of the core module by the sinusoidal signal, power amplifier module, AM (AM), frequency modulation (FM) module, dig
apb_bridge
- arm ambm 2.0 primecell算法 ahb 与 apb通讯的转换模块-arm ambm 2.0 primecell algorithm ahb conversion and communications module apb
ddr2_hamdec64
- VHDL实现的64bit海明码解码模块。 可适用于 Xilinx FPGA, Altera FPGA。-VHDL Implement 64bit Hamming Code (decode)