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DES_IP
- 有效的改进3-DES算法的执行速度,采用了多级流水线技术,设计了一种高速的硬件结构,使得原来需要48个时钟周期才能完成的运算,现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中,大大缩短了SOC的设计周期。-Effective 3-DES algorithm to improve the implementation of speed, multi-stage pipeline technology, designed a high-speed
studyFFTcore
- 调用FPGA的IP核实现FFT运算,在xilinx的vertex4sx55FPGA的实现-Call FPGA implementation of the IP core FFT computation, in the Xilinx implementation of the vertex4sx55FPGA
ref-sqroot
- 这是用于VHDL的开方运算,大家试试看,能不能好用-sqrt
FLOAT
- 介绍关于FPGA的浮点加法器运算单元设计-Information on floating-point FPGA-adder cell design computing
PCI
- 采用9054做为板卡与计算机通信的媒介,ADSP21161作为运算器件的采集卡。该程序完成计算机通信。-Using 9054 as the board of the media and computer communications, ADSP21161 computing device as a capture card. Computer Communications completed the program.
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写,其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路,在J钟信号到来时状态产生变化, CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态,具有数据装入、数据保持、循环右移、带进位循环右移,循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入,通过键5 产生高低电平M 控制工作模式, M=l 时带进位循环移位,由键8 控制CO 为允许带进位移位输入,由键7 控制:S 控制移位模式0-3 ,由键6 控制
alu
- 设计带进位算术逻辑运算单元,根据74LS181功能表,用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能,编辑实验原理图,在算术逻辑单元原理图上,将其扩展为带进位的算术逻辑运算单元,对其进行编译,并设计波形对其进行仿真验证,最后下载验证-Design into the digital arithmetic logic operation unit, in accordance with menu 74LS181 with Verilog HDL hardware desc
Multiplier
- 用VHDL语言仿真乘法器设计。能够实现一般乘法运算。-Multiplier using VHDL language design simulation. Multiplication can be achieved in general.
subadd
- 一个四位二进制加/减运算器。 要求:当控制端G=0时做加运算,G=1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果:加运算时,相加之和不超过15,减运算时,结果可正可负,但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 when computing reduced. Computin
CRC
- 本文提出一种通用的CRC 并行计算原理及实现方法,适于不同的CRC 生成多项式和不同并行度(如8 位、16 位、及32 位等) ,与目前已采用的查表法比较,不需要存放余数表的高速存储器,减少了时延,且可通过增加并 行度来降低高速数传系统的CRC 运算时钟频率.-In this paper, a universal principle of CRC and implementation of parallel computing methods for generating differ
shukongzhiliudianyuan
- 介绍了一种闭环智能数控直流电流源的设计原理和实施方案,该方案采用自行设计制作的高精度电压源,利用单片机、PWM和运算放大器构成A/DD/A转换器来控制场效应管导通状态的原理,达到了输出恒流的目的。整个系统采用89C58单片机作为主控部件,将预置电流值数据送入D/A转换器,经硬件电路变换为恒定的直流输出,同时使用采样电阻将实际输出电流转换成电压送入A/D转换器,并将其反馈到单片机中构成闭环系统,进而实现预设值和实际值的比较,再通过调整D /A转换器输出的电压来改变场效应管的导通状态,减小了实际值与
VHDL05
- ALU算术逻辑运算模块设计代码。内容简单。是个不错的代码,学习的人可以下载参阅。-ALU arithmetic logic operations module design code. Simple. Is not a bad code, people can download the study refer to.
ADDER
- 本设计是用32位的并行全加器的,可以实现浮点运算!-The design is a parallel 32-bit full adder, and floating-point operations can be achieved!
Serialadder
- VHDL语言串行加法器 可以实现五位加法运算-Serial adder five addition operations can be achieved
pipe_ALU
- 流水alu,实现了加减乘和逻辑运算的功能-pipe alu, successfully implement add, minus, multiplication,and logic operation
CPU
- 利用vhdl模拟实现CPU的功能,实现其中的加减乘除等多种运算-CPU utilization of vhdl simulation of the realization of the function, the realization of which, such as addition and subtraction, multiplication and division multiple computing
cordic
- vhdl语言编写的cordic算法,实现了cordic的流水线运算。-cordic language vhdl algorithm cordic the pipeline operator.
fft_hdl
- 一个 16点 FFT 用基2蝶形运算单元完成,有测试环境。-16 points FFT with a radix-2 butterfly computation unit is completed and test environment.
RS(204.188)design
- RS(204,188)译码器说明 原文件: rs_decoder.v(顶层文件), SyndromeCalc.v(计算伴随式), BM_KES.v(BM求解关键方程), Forney.v(Forney算法求误差样值), CheinSearch.v(搜索错误位置),ff_mul.v(有限域乘法)。 ROM及初始化文件: rom_inv.v(求逆运算), rom_power.v(求幂运算); rom_inv.mif(ROM初始化文件), rom_po
QinYuchu
- 用vhdl做的计算机组成原理课程设计的资料,实现加法运算,进行求和,仿真实例等资料!-Vhdl to do with the computer information on the composition of curriculum design principles to achieve the addition operation, a sum, simulation examples, etc.!