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除法器
- 通过用硬件描述语言(VHDL)描述除法器,并进行模拟验证,加深对二进制数运算方法的理解。 设计平台:MaxPlusII 压缩文件内有详细设计报告 -by using Hardware Descr iption Language (VHDL) Descr iption division, and conduct simulation shows that the binary number deepen understanding of the operation. Design Pl
subr
- VHDL 8位无符号除法器 试验报告 计算前在A和B端口输入被除数和除数,然后在Load线上送高电平,把数据存到除法计算电路内部,然后经过若干个时钟周期,计算出商和余数,并在C和D端输出。 其实现方法是,将除法器分为两个状态:等待状态与运算状态。 开始时除法器处于等待状态,在该状态,在每一时钟上升沿,采样Load信号线,若是低电平,则仍处于等待状态,如果采样到高电平,除法器读取A,B数据线上的输入数据,保存到内部寄存器a_r,b_r,置c_r为0,d_r为a_r,判断除数是否为零,若
booth_mul
- 一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分积的符号扩展,采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元,整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
VHDLBOOK
- 第1章 数字系统硬件设计概述 第2章 VHDL语言程序的基本结构 第3章 VHDL语言的数据类型及运算操作符 第4章 VHDL语言构造体的描述方式 第5章 VHDL语言的主要描述语句 第6章 状态机的设计-Chapter 1 digital system hardware design outlined in Chapter 2 VHDL the basic structure Chapter 3 VHDL data types and operations operator
ccmulVHDL
- vhdl语言编写的复数乘法运算器原代码,采用定点运算,并将复数乘法转为实数运算。-VHDL language in the plural multiplication with the original code using fixed-point computation. will the plural multiplication to real operations.
complement
- 用vhdl语言编译一个8位二进制求补器实现求补运算-Vhdl language compiler with an 8-bit binary complement complement computing device to achieve
VHDL-fudianyunsuan
- 用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚,对初步了解浮点运算有较高的参考价值-failed to translate
vhdl
- 实现8421BCD码转换为5421BCD码求和运算-Achieve 8421BCD code into 5421BCD code summations
VHDL-example_counter
- M=11的计数器;计数是一种最简单基本的运算,计数器就是实现这种运算的逻辑电路,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能-M = 11 counter The count is one of the most simple basic computing, counter to realize the operation is logic circuit
vhdl
- 用VHDL实现加法 使用最小的计算时间以及最小的运算空间-Addition to the minimum computation time and minimal operator space using VHDL
cpu
- 实现一个简单的8位cpu,具有基本的运算指令和控制指令,可扩展-Implement a simple 8-bit cpu, have a basic command and control operations instruction, scalable
VHDL
- 74LS161 JK触发器带清0端,项目名称为dff_JK_111 十进制计数器74LS290,项目名定为CTLS290:运算方法编写的290计数器:另一种编法LS290 不带使能端的3线8线译码器 八选一数具选择器:用CASE语句 全加器: 简单的JK触发器-74LS161 JK flip-flop with cleared end Project Name dff_JK_111 decade counter 74LS290 project name as CTLS290: and comp
combination-logic
- 简单的逻辑运算VHDL程序,内含具体的程序要求。对同一种逻辑功能运算做dataflow 和 behavior 两种不同的形式的编程,适于初学者对比学习,了解VHDL运算环境-Simple logic operations VHDL program containing specific procedural requirements. Right to do the same kind of logic function computing dataflow and behavior of tw
8位ALU的VHDL程序
- 8位ALU的VHDL程序,包含与或非移位运算等功能,编译通过,波形显示正常
vhdl---calculator
- 基于vhdl语言编写的简易计算器程序,其中主要功能有加减乘和清除,确定等,可实习现连续运算。输出使用七段数码管输出,输入采用拨码开关的方式输入。若计算结果超过99999,蜂鸣器自动报警。-Vhdl language based on simple calculator program, where the main function, subtraction, multiplication and clear, determined, can now practice continuous op
Op-Amp-Model(VHDL-AMS)
- 模拟信号模型-运算放大器模型Op Amp Model的VHDL-AMS程序-Analog signal model- op amp model Amp Model VHDL-AMS Op program
f8730f202fe8
- 基于vhdl的pi算法,程序写的很详细,利用整数运算避免使用浮点数(PI algorithm based on VHDL)
10419729vhdl对数
- 进行对数运算的IP核,可以计算以2,10,e为底的对数,最高可输入24bit宽度的数据。 由AHDL语言写成,可在MaxplusII和QuartusII中使用,源代码加密。(The IP kernel that performs logarithmic operations can compute data at the base of 2, 10, and E, with the highest input 24bit width. Written in AHDL language, can
alu4
- 实现了ALU4的8种运算,加减法运算,和运行,或运算等(8 operations of ALU4 are realized)