搜索资源列表
jfqs_multiplier
- 使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现
add
- 加法器 用VerilogHDL实现加罗华域加法器
programe
- 关于verilog的各个基本模块的源代码，如加法器，寄存器，选择器及各个测试文件
add_2p
- 这是经过改进后的加法器源代码，改进后运算速度更快
MultisimAdd
- 这是一个用multisim编写的用8421BCD码表示的两个一位十进制数相加的加法器
dds
- 实现dds功能，利用quartus软件， 子模块包括加法器，锁相环，date-rom 利用原图将各模块综合，利用ps2键盘控制频率及相位。
ADD32
- DSP数字信号处理器的ADD32程序，32位加法器设计
sd
- 自己做的数字逻辑电路课程设计，课题：八位二进制并行加法器的实现，包含代码和流程图以及基本说明
work1ADD8
- 组合电路的设计8位加法器设计(ADD8.vhd)
bingxingjiafa
- 用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容
Adnence_add8
- VHDL实现的超前进位加法器-the VHDL-ahead Adder
flowadd
- verilog编写的32位浮点加法器-32-bit Floating Point Addition Written in Verilog
adder
- 加法器（使用verilog编写的）,虽然简单，但是这也是学习verilog最基础的东西！希望大家一起学习！-The accumulator (uses the verilog compilation), although it is simple, but this also is studies most foundation of the verilog! Hopes everybody studies together!
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19
用FPGA实现DDS信号发生及用MODELSIM仿真
- 该工程是用verilog编写，FPGA内部产生ROM及ADD加法器。ROM中存正弦波信号。文件夹中还包含modelsim仿真。
verilog例子大全
- 包含各种verilong HDL语言的编程源代码，全加器，计数器，选择器，加法器，波形发生器等以及阻塞赋值非阻塞赋值的使用例子，七段数码管显示译码器等等
8为累计相关器
- 实现了八位加法器