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ADDER
- 经过精心设计的加法器的代码，并在FPGA硬件平台实现和验证过的
bianmadeaomi
- 《编码的奥秘》作者 Charles Petzolel 译者 伍卫国 王室政 等译 本书用大量的篇幅讲述了与计算机原理相关的条种编码方法，并通过数字逻辑电路(包括逻辑与开关，逻辑门电路与触发器，二进制加法器等)以及存储器、微处理器的形式、组织及发展阐述了编码的实现。此外，本书还涉及到计算机系统、操作系统、编程语言等的产生及发展，甚至对计算机图形化的相关技术也给了一个全面的描述。
5bit-adder-subtracter
- 5 bits 的加法器與減法器合併電路之原始程式製作
EDA
- 里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平
add_64
- 64位verilog加法器，希望对大家有帮助
adder8b
- 本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。
1
- 加法器的VHDL代码，可以在很多地方直接应用
4_Adder_Unique
- Quartus2实现的四位进制并行加法器 用VHDL语言实现
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。
ADD
- 在MAX+PLUS II环境下用VHDL编写的加法器
16bitadder
- 16位快速加法器verilong实现，很值得一看~
adder
- 此程序为用VERLOG HDL编写的一个完整的3位加法器。
eecadd_8
- 此程序用VHDL语言编写，在四位加法器基础上完成8位二进制加法，输出是BCD码
add_16_bcd
- 此程序采用VHDL语言，完成在16位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的16位二进制加法器
add_32_bcd
- 此程序采用VHDL语言，完成在32位十六进制加法器的基础上将输出进行BCD码转换，实现输出是BCD码的32位二进制加法器
eecadd_8
- 此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化
add2
- 两个4bit超前进位加法器实现8bit加法器
RSencode
- 包含RS（10，8）的verilog源程序，加法器的verilog源程序，卷积码的verilog源程序
SIMTUT_TB.VHD
- 用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
bdf
- 8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过