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Div3
- 一个除3器的Verilog源码，用于视频解码器的熵解码部分。纯组合逻辑，大小和加法器差不多。-In addition to device a Verilog source code 3, the video decoder for entropy decoding part. Pure combinational logic, about the size and adder.
3.4
- 移位除乘法器带testbench好用的工程-Useful addition to the shift multiplier works with testbench
con_addr_32
- 因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so it can be 32-bit adder is div
divider
- 用Verilog实现的除法器，通过了编译和测试，可以放心使用。-Divider implemented using Verilog, by compiling and testing, you can rest assured that use.
c5
- 加法器、乘法器、除法器、DDS函数信号发生器等FPGA实现-Some signal generator build by FPGA！
multiplier-ROM--FIFO-memory
- 布斯，阵列乘法器，加减交替除法器，以及ROM存储器，FIFO存储器-Booth, array multiplier, divider alternately add and subtract, and ROM memory, FIFO memory
Four-bit-signed-number-division
- 设计四位定点有符号整数除法器（op=ai÷bi），软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号，其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai，其中sw7为MSB(高位)，sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi，其中sw3为MSB，sw0为LSB 4、 使用按钮btn<0>作为输入确定信号，在每次改变输入时按下按钮得到输出结果 5、 以LED7~4为所得商op，LED3
Proj2_final
- 2 4 8级流水线乘法器 以及 除法器 包括makefile 和 tcl 比较详细-248 stage pipeline multiplier and divider includes more detailed makefile and tcl
AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。-Calculator design. Using a field programmable logic d
design-of-divider-
- 应用FPGA软件编写的关于除法器的小程序，适合初学者学习，很实用，而且很简单，-FPGA application software prepared by the divider small program for beginners to learn, very practical and very simple, Ha ha ha
DIV
- 最新修改 veilog 除法器，32位除16位，输出数据锁存-//divider dividend divisor* quotient+ remainder //dividend 32 bit //divisor 16 bit //quotient 32 bit //remainder 32 bit //need 32 clk to finish the calculation //start 1 start the calculation //s
gamefive
- 高精度小数除法器设计与实现。 在FPGA开发板上实现小数除法器，输入输出信号N_in [15:0], D_in[15:0]，N_in[15:0]小于D_in，即被除数小于除数，输出商Q_out[15:0]中Q[15]一定为0，Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。-Precision fractional divider design and implementation. In the FPGA development board fractional divider
chufaqi
- 这是一个用Verilog编写的一个除法器，可以快速的进行除法运算-This is a a divider, written in Verilog division operation can be quickly
verilog四则运算器
- verilog四则运算，包括加法器、乘法器、除法器，不过都是拾人牙慧，整理一下，供新手参考。(Verilog four operations, including the adder, multiplier and divider, but are written, tidy, for novice reference.)
DIV
- 将两个32 有符号数相除，得到一个32 位商和余数，其中余数符号与被除数符号相同。(Two 32 Division has a number of symbols, get a 32 bit quotient and remainder, the remainder with the same divisor symbol symbol.)