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DDS+PLL
- 基于FPGA的新的DDS+PLL时钟发生器-FPGA-based new DDS PLL clock generator
Project1-DDS
- 直接频率和成DDS，可以在Altera的FPGA下载实现-directly into DDS frequency and can be downloaded from Altera FPGA Implementation
DDS+51
- 本程序功能: DDS文件夹内的程序，完成直接数字频率合成功能,有正弦,三角,方波三种波形,并能扫频. 可通过键盘操作设置频率参数和选择波形种类和控制运行. 由两部分组成,\"C\"文件夹内,是用于在 51 单片机上运行的 C语言程序, \"Verilog\"文件夹内,是用Verilog语言编写的 FPGA 程序.-this program functions : DDS folder procedures, complete direct digital frequency s
dds
- 用FPGA实现DDS,可变频,幅值由硬件完成
FPGA--DDS-PhaseMeasure
- Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
DDS-2
- 用FPGA实现DDS的原理图，结构清晰，采用总线方式与外部单片机通信
DDS
- 用51和 FPGA实现的 DDS的程序
dds
- FPGA实现直接数字信号源.一个相位累加器的设计
DDS
- FPGA中实现基于查找表方式（LUT）的DDS实现，可用在数字下变频和COSTAS锁相环中，Verilog编写，本人已经调通
dds
- 基于飓风1 fpga 和stc单片机的dds信号源 程序是自己些的 能用 最大频率是2M
dds
- 利用fpga实现的DDS，可输出正弦波，输出频率可调
DDS
- 利用EDA技术和FPGA在UP3开发板上实现直接数字频率综合器的设计。 实验中加入了相位控制字PWORD，用以控制相位偏移量的前四位，将相位偏移量加到ROM地址总线 上，从而引起从ROM中取得的正弦信号的偏移，实现移相信号发生器的移相功能。 实验中还加入了LCD显示功能，通过LCD显示模块器件，用LCD显示正弦信号的频率，所显示的频 率也是由频率字控制的。LCD的驱动原理同上次实验。
vhdl-dds
- fpga 控制dds 程序。希望对各位有用
基于FPGA的直接数字合成器设计
- 1、 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 2、 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 3、 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 4、 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。-a use
用FPGA实现DDS信号发生及用MODELSIM仿真
- 该工程是用verilog编写，FPGA内部产生ROM及ADD加法器。ROM中存正弦波信号。文件夹中还包含modelsim仿真。
DDS
- 可以实现DDS 的正负线性扫频以及在线参数设置(DDS ad9914/ad9915 code)
DDS1
- 该文件是dds工程，用的是单片机和FPGA开发板组合实现对存储在FPGA中rom里面的波形数据的，调频率（调频范围是1-1MHz），波形在示波器上显示，单片机实现控制字的发送及控制频率，FPGA实现控制字的接收和存储波形数据,输出波形(The file is a DDS project. It is a combination of single chip microcomputer and FPGA development board to realize the amplitude mod
DDS
- DDS FPGA Verilog vhdl
DDS
- 基于FPGA的DDS信号发生器，可产生频率可调的正弦波(DDS signal generator based on FPGA)
verilog实现dds
- 基于FPGA实现信号发生器的的功能，较好的参考资料。(The function of signal generator is realized based on FPGA, which is a good reference.)