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用VHDL语言设计一个数字秒表：
1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。
2、 计时精度为10MS。
3、 复位开关可以随时使用，按下一次复位开关，计时器清零。
4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
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四位十进制频率计设计
包含测频控制器（TESTCTL），4位锁存器(REG4B)，十进制计数器（CNT10）的原程序(vhd)，波形文件(wmf ),包装后的元件(bsf)。顶层原理图文件（Block1.bdf）和波形。
,Four decimal frequency meter measuring frequency controller design includes (TESTCTL), 4 bit latch (REG4B), decimal counter (CNT10) of t
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VHDL程序来让蜂鸣器发出音乐的声音
这种电路设计要分好几个模块
主要思路是用ROM记录乐谱
然后用分频器分频
还有就是用计数器读取乐谱
另外还可以扩展 使其显示音符
这是一个做好了的 就是ROM没填谱,VHDL procedures are in place to allow the voice of music The buzzer sounded a circuit design that several sub-modules to the ma
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计数器，用VHDL实现，先6分频，再10分频，24分频，同时可做万年历-Counter, using VHDL realization frequency first 6 hours, 10 minutes and then the frequency, frequency of 24 minutes, at the same time to do calendar
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数控分频器的设计数控分频器
端口定义：
CLK：时钟输入
D[7..0]：预置数据
Fout：分频输出
说明：
D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低，
-NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
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以把直接数字频率合成（DDS）看成这样一种技术，它能用数字值形式的信号控制正弦波的频率。最简单的DDS电路包括一个二进制计数器，一个以等间隔正弦波值进行全波编程的ROM，以及一个数模转换器，用于将存储的正弦波值转换为电压。计数器的时钟频率决定了正弦波的频率，但这
-To the Direct Digital Synthesis (DDS) as such a technology, it can use the digital value of the form of the frequen
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硬件描述语言VHDL的频率计程序,可用于做实验,或者初学者借鉴.-Hardware Descr iption Language VHDL of the frequency counter program can be used for experiments, or the beginners learn.
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此實驗中我們將量 測人的反應時間，由於人的反應時間遠比起內建CLOCK的週
期長的多，因此要對CLOCK做除頻的動作方可適用，並方便 於計數 器的計算與
七段顯示器的呈現。實驗內容為，當看到LED亮 起時，立 即做出反應將計數 器停
下，並顯示出當時計數 器之時間。計數 器以兩 位數 BCD counter來 實現並將結果
顯示於七段顯示器上。-Vo
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Frequency Counter in VHDL.
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Frequency counter 2 in VHDL
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该数字式相位测量仪以单片机 (89c52) 为核心 , 通过高速计数器 CD4040 为计数器计算脉冲个数从 , 而达到计算相位的要求 , 通过 8279 驱动数码管显示正弦波的频率，不采用一般的模拟的振动器产生 , 而是采用单片机产生 , 从而实现了产生到显示的数字化 . 具有产生的频率精确 , 稳定的特点 . 相移部分采用一般的 RC 移相电路 , 节省了成本。-The digital phase-measuring instrument in order to microcontrolle
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基于ep3c25的FPGA频率计的简单设计（用VHDL编写），直接打开即可-FPGA frequency counter based on ep3c25 of simple design (using VHDL written), directly open a can ... ...
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设计一个最大分频为225的分频器，将50MHz时钟作为输入。分频器可以通过计数器来实现，通过一个25位的计数器，然后在最后一位输出，则产生了一个最大分频为225的分频器。-Design a maximum frequency divider 225, the 50MHz clock as input. Divider can be achieved through the counter, through a 25-bit counter, and then the last one out,
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数字频率计VHDL程序与仿真
功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择有效数据的
--高4位进行动态显示。小数点表示是千位，即KHz。
--最后修改日期：2009.4.9。-frequency counter
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用VHDL设计了一个频率计，给出了各模块的详细源码，并给出了注解，对初学者及课程设计有帮助。-VHD designed with a frequency counter, gives the details of each module source code, and gives notes on programs designed for beginners and helpful.
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vhdl 语言 用计数器实现分频 N分频器的设计-frequency counter vhdl language
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基于VHDL的频率计，一个不错的小程序。以前大三的时候写得。-VHDL-based frequency counter, a nice little program. Written before the junior year.
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频率计vhdl代码，采用max plus -Frequency counter vhdl code using max plus II
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用VHDL语言实现频率计功能，加载到FPGA可以立即实现-With VHDL frequency counter function can be realized immediately loaded into the FPGA
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如何语言运用VHDL语言设计一个二分频器-How language use VHDL language to design a binary frequency counter
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