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VHDL编写的分频器，占空比为1:1，可以根据需要，修改计数器，完成不同频率的分频-Divider in VHDL, the duty cycle of 1:1, as needed, modify the counter, complete different frequency divider
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实现ADC转换的VHDL代码，利用计数器分频产生1MHz的频率，在此频率下，读取八位的AD数据并存储供处理使用，根据实际需要转换成模拟电平。-ADC conversion of the VHDL code, the use of counter divider to generate a 1MHz frequency, frequency, read eight of the AD data and stored for processing, according to the actual n
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vhdl code which implement a six binary counter, with adjustable frequency.this module is tested in Quartus tool of ALTERA.
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this code vhdl of an binary counter with adjustable frequency
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用VHDL语言实现四路抢答器功能，抢答之后不能再抢答，除非主持人按下复位键。可以显示四个选手分数，显示答题倒计时的时间，主持人可以控制加减分，分数通过显示屏显示。使用软件Quartus Ⅱ，可以将程序导入FPGA并能运行。有竞争模块，显示模块，分频模块，加减控制模块，计数器模块，蜂鸣器模块，译码模块，计分器模块，锁定模块等。-VHDL language with four Responder function can not answer after answer, unless the hos
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能实现秒分频的计数器,调用元器件，用VHDL语言编写-To achieve second frequency division counter，Calls components, written in VHDL language
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计数器实现分频，将100M的机器频率分成1HZ。是基于VHDL实现的。-Counter to realize frequency division, the machine frequency of 100 m can be divided into 1 hz. IT s based on VHDL
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用VHDL语言编写实现以下功能：用PLL，复位器，分频器，同步时钟，计数器来产生正弦波，再在其上加扰，用FIR滤波器进行滤波整形，最后得到输出。-Using VHDL language to achieve the following functions: PLL, reset, clock synchronization, frequency divider, counter to generate sine wave, and then scrambling on the filter sh
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本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发
时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。
SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。
该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~
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（1） 学习和掌握了解分频电路、通用同步计数器、异步计数器的使用方法；
（2） 理解Moore和Mealy两种状态机的一般编程方法，能够按工程控制需求设计相应的逻辑和时序控制程序。
以开发板上的六盏LED小灯模拟，三盏小灯模拟一个方向的红黄绿交通灯灯，用VHDL语言编程实现红绿交通灯控制程序。
-(1) to learn and master the understanding of frequency division circuit, universal synchronous
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（1） 学习和掌握了解分频电路、通用同步计数器、异步计数器的使用方法；
（2） 理解Moore和Mealy两种状态机的一般编程方法，能够按工程控制需求设计相应的逻辑和时序控制程序。
以开发板上的六盏LED小灯模拟，三盏小灯模拟一个方向的红黄绿交通灯灯，用VHDL语言编程实现红绿交通灯控制程序。
-(1) to learn and master the understanding of frequency division circuit, universal synchronous
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VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3
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在ise软件上，用VHDL语言，设计的数字跑表，可以两位计数，含分频器，计数器(In the ISE software, using VHDL language digital stopwatch design, can two counts, including frequency divider, counter)
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