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JK_FF
- 用VERILOG语言实现了J-K触发器,可综合可仿真通过
source
- 包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
uart
- Uart port 是一段不错的，完全可综合的verilog源码
single
- verilog 我自己写得按单脉冲发生器，通过了综合和仿真，和频率可变的正弦波发生器，
arm7_core_design
- arm7内核的verilog代码，可以综合，虽有几条指令没有实现，但已实现的功能对理解arm体系结构已足够
div_even
- 偶数分频，包括验证程序，verilog实现，可综合
chuan2
- 用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合-Prepared using verilog HDL and string conversion module, in the ISE software simulation, and can also be integrated
mp3
- MP3音频解码的verilog源代码，已经验证过的，可综合-MP3 Audio coding
Camera_Interface_Verilog
- 该源代码包是基于片上系统的摄像头接口的Verilog语言程序，它包括以下5部分：RTL源代码，测试平台，软件仿真C代码，FPGA综合时的sdc和ucf文件，说明文档。-This source code package is the camera interface module based on the SoC use Verilog language. It has the following 5 parts: RTL code, testbench, software simulating
divider
- verilog HDL编写的浮点除法器，编译通过，可综合。压缩包包含三个文件。-verilog HDL write floating-point divider, compile, can be integrated. Archive contains three files.
pic10_verilog
- 用verilog实现了PIC10系列单片机的IP核，代码基本来自一篇国外的文章《A Microchip PIC-Compatible RISC CPU IP Core Design and Verilog Implementation》，对一部分进行了改进，主要包括对原文中有一些不可综合的@（posedge clk）语句的改写，使其能通过quartus的编译和综合，并且对跳转部分增加了比较多的注释，这篇文章写得非常好，感谢这篇文章的作者John Gulbrandsen先生，这篇文章让我学到了很多
Verilog_Coding_for_Logic_Synthesis
- 可综合的Verilog编码，很不错，学习Verilog必看。不容错过-Can be integrated Verilog coding, very good, a must-see learning Verilog. Not to be missed
fifo
- 可综合的Verilog FIFO存储器. This example describes a synthesizable implementation of a FIFO. -Can be integrated Verilog FIFO memory. This example describes a synthesizable implementation of a FIFO.
VHDL_note
- VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Descr iption Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始
a_block_with_several_functions_with_Verilog_HDL.ra
- Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多功能
risc
- 用Verilog 编写的8位risc cpu，行为级描述，可综合-6 bits risc cpu by Verilog
HDLcodingstyle
- verilog HDL 代码综合风格，非常适合初学者-verilog HDL code integrated style, very suitable for beginners
source
- 王金明：《Verilog HDL 程序设计教程》，包含很多基本例程，还有一些综合应用例程-Wang Jinming: " Verilog HDL Programming Guide" , contains many of the basic routines, and some integrated application routines
mult_8b_for
- 本实验使用Verilog语言 通过FOR循环完成8bit乘法器功能，通过ISE仿真测试，可实现综合-Verilog language used in this experiment through the FOR cycle completed 8bit multiplier function, through the ISE simulation tests can be integrated
Verilogdigitlefilter
- 用verilog代码实现在数字滤波器，可以综合。-verilog code for digital filter