搜索资源列表
BCH(15,7,2)
- bch(15,7,2)decode and encode in verilog hdl N=15,K=7,T=2时的BCH码编码:
div2 32位除法器
- :32位除法器 被除数和除数均为16位整数,16位小数 商为32位整数,16位小数 余数为16位整数,16位小数 Verilog HDL 代码-32
四相载波发生器
- 本代码采用Altera公司的FPGA为主控芯片,以开发软件QuartusⅡ为工具,采用EDA设计中的自顶向下与层次式设计方法,使用精简的DDS算法完成了输入为14MHz,输出四路频率为70MHz的四相序正弦载波(相位分别为0°、90°、180°、270°)的设计。还完成了输入为14MHz,输出为70MHz的四相序方波载波(相位分别为0°、90°、180°、270°)的设计。利用Verilog HDL语言进行了程序设计并用QuartusⅡ对设计进行了仿真,验证了其正确性。
8251 HDL
- 8251 VERILOG源码
encode RS(255,239)编码
- Verilog HDL代码,RS(255,239)编码,未采用弱对偶基-Verilog HDL code, RS(255,239)encoder, without weak-dual base
c17_GF_multiple.rar
- 精通verilog HDL语言编程源码之3--伽罗华域乘法器设计,Proficient in language programming verilog HDL source of 3- Galois field multiplier design
c18_divider.rar
- 精通verilog HDL语言编程源码之4--常用除法器设计,Proficient in language programming verilog HDL source of 4- Common divider design
c22_FIFO.rar
- 精通verilog HDL语言编程源码之8——异步FIFO设计,Proficient in language programming verilog HDL source of 8- Asynchronous FIFO Design
VerilogHDLDigitalControlSystem
- 《Verilog HDL数字控制系统设计实例》-冼进-源代码, Verilog HDL Digital Control System Design - Xian Jin- source code
usb11.rar
- 基于verilog HDL的一个USB 1.1的IP 核,内有详细文档说明。,Verilog HDL based on a USB 1.1 of the IP core, which has detailed documentation.
wendukongzhiqi.rar
- 用verilog HDL语言编写的家用空调温度控制器,可实现手动,自动控制两种模式,并可实现报警功能。,Verilog HDL language used home air-conditioning temperature controller, can be achieved manually, the two modes of automatic control and alarm functions to achieve.
Datasheets.rar
- de2板的相关硬件的芯片资料,详细的介绍了de2板上各主要芯片的详细资料,de2 board chip hardware related information described in detail the main chip board de2 details
VHDL.rar
- 16QAM调制器的Verilog HDL程序,可以实现16QAM调制,16QAM modulator Verilog HDL procedures, 16QAM modulation can be achieved
mydesign.rar
- 基于FPGA的直接序列扩频发射机的设计与仿真。实验中以QuartusII 7.2 为设计和仿真工具, 各模块采用Verilog HDL设计并封装,顶层使用图形设计方式,最后得到的仿真结果使用Matlab描点来绘制出波形。 ,FPGA-based direct sequence spread spectrum transmitter of the design and simulation. Experiment to QuartusII 7.2 for the design and simu
vga.rar
- 本例子实现了vga接口的描述的功能,使用的语言室verilog HDL,Vga achieved in this example the descr iption of the function interface, using verilog HDL language room
sim.rar
- 通用的循环码编码器和(7,4)循环码译码器。采用VERILOG HDL编写,通过硬件验证。需使用modelsim 5.6仿真,Common cyclic code encoder and (7,4) cyclic code decoder. VERILOG HDL preparation used by the hardware verification. Need to use simulation modelsim 5.6
convcode_interleaving.rar
- 一个实现了213卷积码编码和卷积交织的verilog程序,编译通过,An implementation of 213 convlution code and interleaving on verilog HDL.
dual_RAM.rar
- actel fusion startkit FPGA开发板试验例程,可实现2k8的双口ram,实现数据存储,缓冲。包含verilog HDL 语言源码,actel fusion startkit FPGA development board test routines, can be realized 2k8' s dual-port ram, achieving data storage, buffer. Language source code contains the verilog
vhdl
- 本设计中应用硬件描述语言Verilog HDL描述相位累加器,相位调制器,正弦波、方波、三角波、心电波形四个独立的波形存储器,并描述频率控制、相位控字、幅度控制单元及波形切换等相关的功能单元。-Application of the design described in Verilog HDL hardware descr iption language phase accumulator, phase modulator, sine, square, triangle wave, the fo
RTC
- 用Verilog HDL控制DS1302实现时钟功能,并显示在LED上-DS1302 with Verilog HDL control the clock function, and displayed on the LED on the