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clock
- 电子时钟简单设计模板,内含源代码,并可实现简单计时-Electronic Clock simple design template, containing the source code, and with a simple timing
clock
- 采用Verilog HDL语言编写的多功能数字钟,包括四个功能:时间显示与设置、秒表、闹钟、日期显示与设置.-Using Verilog HDL language multi-functional digital clock, including the four functions: time display and settings, stopwatch, alarm clock, date display and settings.
Alarm_Cloc188508552005
- vhdl files for alarm digital clock
VHDL
- (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
digal-clock-VHDL
- 一个数字电子钟的设计,有VHDL并含电路图-A digital electronic clock design of the VHDL and the circuit containing
digital
- 多功能数字钟的VHDL源代码。多功能数字钟具有的功能:显示时-分-秒、整点报时、小时和分钟可调等基本功能。钟表的工作是在1Hz信号的作用下进行,每来一个时钟信号,秒增加1秒,当秒从59秒跳转到00秒时,分钟增加1分,同时当分钟从59分跳转到00分时,小时增加1小时。-Multifunction digital clock VHDL source code. Multi-function digital clock with functions: display- minutes- seconds
digital_clock
- 用于FPGA可编程逻辑器件的VHDL语言编写的6显示数字钟程序。51单片机驱动6个LED数码管。-Digital clock (VHDL language) for FPGA Development
VHDL(sin)
- 基于ROM的正弦波发生器的设计 一.实验目的 1. 学习VHDL的综合设计应用 2. 学习基于ROM的正弦波发生器的设计 二.实验内容 设计基于ROM的正弦波发生器,对其编译,仿真。 具体要求: 1.正弦发生器由波形数据存储模块(ROM),波形发生器控制模块及锁存模块组成 2.波形数据存储模块(ROM)定制数据宽度为8,地址宽度为6,可存储 64点正弦波形数据,用MATLAB求出波形数据。 3.将50MHz作为输入时钟。 -ROM-based
DC_ASSIGN
- counter clock vhdl file for useful to dc compilier
clock
- 用vhdl做的数字时钟,里面含有很详细的报告哦!-Vhdl do with digital clock, which contains a very detailed report on the Oh!
CLOCK-ON-ALTERA-DEV-NOARD-RONTEX
- 这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试. 文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等. 调试步骤就不讲了,管脚分配请网友自行完成. 开发板 Altera Cyclone II EP2C35F672C6 软件平台 Quartus II 语言 verilogHDL-These are all the project
clock
- vhdl 数字钟工程文件夹 解压就可以用 quartus ii工程文件 -vhdl digital clock project folder can be used to extract the project file quartus ii
VHDL
- 时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk,产生的时钟信号clk送往寄存器与状态控制器,时钟信号clk2送往数据控制器与状态控制器,信号fetch送往数据控制器与地址多路器,信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w
Project-Clock-plus-alarm
- 实现超多功能数字钟的vhdl硬件实现,可以实现校时校分闹铃,多模切换,多模同时工作-Ultra-versatile digital clock vhdl hardware implementation can be achieved when the school hours the school alarm, multi-mode switching, multi-mode simultaneously
vhdl-digital
- VHD L数字钟 设计源码 包括 设计思想 设计模块 -VHD L source, including digital clock design design design module
74HC595-lattice-clock
- 74HC595点阵时钟:使用74HC595芯片控制的16*16点阵时钟,流动显示时分秒,单片机:STC12C5A60S2-74HC595 lattice clock: using 74HC595 chip control 16* 16 dot matrix clock, mobile display minutes and seconds, the microcontroller: STC12C5A60S2
17-Clock
- 这是一个成功的电子钟VHDL和Verilog源代码,已在DH-33001开发板上调试成功。-This is a successful electronic clock VHDL and Verilog source code, in the DH-33 001 development board debugging.
colcok-VHDL-pdf
- 电子时钟VHDL设计与实现,能精确实现电子时钟的功能- Precise electronic clock electronic clock VHDL Design and Implementation
clock
- 用vhdl写的数字电子时钟,能够定闹钟,定点报时,调时,用Quartus II 7.2 (32-Bit)写的,压缩文件,里面有源程序,仿真文件等(就是所建的工程)-Digital electronic clock vhdl write, to set the alarm clock, designated chime tune, written using Quartus II 7.2 (32-Bit), compressed files, source code and simulation
digital-clock-VHDL
- 数字电子钟的VHDL硬件描述语言实现,可以用quaturs软件实现。-digital clock based on VHDL