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搜索资源列表

  1. Speaker

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  2. speaker code,for thinx cpld
  3. 所属分类:Other systems

    • 发布日期:2017-04-25
    • 文件大小:344609
    • 提供者:张三
  1. switch

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  2. switch code,for thinx cpld
  3. 所属分类:Other systems

    • 发布日期:2017-03-29
    • 文件大小:113510
    • 提供者:张三
  1. SY10

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  2. 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD/FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL(或AHDL)源程序。该设计的正确性已通过硬件实验得到验证。 -The musical performance circuit’s design and implement Abstract: This paper introd
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:307323
    • 提供者:guo
  1. 1602lcd

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  2. LCD1602的驱动。 整机控制模块以MCS-51单片机为核心, 由液晶显示器和4位独立键盘组成。 用户通过4位独立键盘选择相应功能,并通过LCD1602显示。 单片机不仅要管理 4位独立键盘和LCD1602, 还要控制ADC0831采样幅值并串行读取8位数据, 并且给CPLD发送指令,接受CPLD分批发送的数据。-drive for lcd1602
  3. 所属分类:SCM

    • 发布日期:2017-04-10
    • 文件大小:850
    • 提供者:wangmin
  1. music

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  2. 主要是一些基于cpld的音乐实现方法,内有ppt,文档,和芯片说明-Mainly music-based method cpld with a ppt, documents, and the chip descr iption
  3. 所属分类:Other systems

    • 发布日期:2017-04-06
    • 文件大小:663843
    • 提供者:王成
  1. liushuideng

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  2. 用verilog实现流水灯,适合cpld平台, 已经仿真成功的-Lights to achieve water use verilog for cpld platform has been successful simulation
  3. 所属分类:assembly language

    • 发布日期:2017-03-22
    • 文件大小:12234
    • 提供者:liuxing
  1. CPLD

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  2. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-05-02
    • 文件大小:671178
    • 提供者:hedabo
  1. clk_div

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  2. VHDL语言描述,时钟分频,给定CPLD试验板系统时钟设置50M,但由于本作品的需要,我们将系统时钟经过20分频得到DS18B20所需的工作时钟,大约为1.25M。-VHDL language descr iption, the clock frequency, a given CPLD experiment board system clock set 50M, but as a result of this work, we will be the system clock frequenc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:161946
    • 提供者:shenqin
  1. 1

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  2. 换体DMA高速数据采集电路的CPLD实现-Physical DMA for high-speed data acquisition circuit to achieve the CPLD
  3. 所属分类:Other systems

    • 发布日期:2017-04-08
    • 文件大小:106668
    • 提供者:jiao
  1. shuzipinl1

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  2. 基于CPLD的数字频率计,可以根据要求设定不同的精度-CPLD-based digital frequency meter, you can set different in accordance with the requirements of precision
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:506590
    • 提供者:Einstein
  1. CPLD_CODE

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  2. CPLD的小程序集合,VHDL语言描述,可直接用quartus打开-CPLD collection of small programs, VHDL language descr iption can be directly opened with quartus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-18
    • 文件大小:4840647
    • 提供者:zw1292
  1. CPLD_CD

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  2. 《CPLD开发实例》的配套光盘文件,包含大量的CPLD小程序,用VHDL语言描述-" CPLD development of examples of" CD-ROM of supporting documents, including a large number of small procedures CPLD, VHDL language used to describe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2393702
    • 提供者:zw1292
  1. 7

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  2. 基于CPLD控制的通用视频采集模块算法研究-Universal CPLD-based control algorithm for video acquisition module
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-05
    • 文件大小:111847
    • 提供者:chenqiang
  1. sram216

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  2. SRAM IS61LVC12824,读写控制程序,用CPLD 95216设计-SRAM IS61LVC12824, read and write control procedures, with the design of CPLD 95216
  3. 所属分类:assembly language

    • 发布日期:2017-04-08
    • 文件大小:921
    • 提供者:watson
  1. 2mxulie

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  2. 基于CPLD的数字通信系统 2m序列 用VHDL产生 2m序列信号-CPLD-based digital communications systems using VHDL generate 2m sequence signal sequence 2m
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2900
    • 提供者:石一鸣
  1. ask

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  2. 基于CPLD的数字通信系统 ask序列 用VHDL产生 ask序列信号-CPLD-based digital communications system, ask the sequence generated by VHDL signal sequence ask
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2643
    • 提供者:石一鸣
  1. mqst

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  2. 基于CPLD的数字通信系统曼切斯特用VHDL产生 曼切斯特信号-CPLD-based digital communications system Manchester Manchester signal generated by VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:2668
    • 提供者:石一鸣
  1. SEED-DEC5416

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  2. 5416原理图,包含了cpld,5402等的音频处理功能的原理图 -caculater
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-01
    • 文件大小:785252
    • 提供者:abiao
  1. Phrase

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  2. 相位测量工程设计,基于单片机和CPLd 内容翔实,设计较好,课用于毕业设计,个人自学等 -hsehehetjjjsjt jdrikdikdtko tyktyitokto
  3. 所属分类:SCM

    • 发布日期:2017-04-10
    • 文件大小:1454655
    • 提供者:丁威
  1. ad_conv

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  2. 利用CPLD来控制AD进行电压采样,并将采样值输出-CPLD to control the use of AD to voltage sampling, and sampling the value of output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:688
    • 提供者:
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