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06Singlechip_music
- 操作系统作为主控CPU，控制单片机进行音乐播放器的设计，适用于初学者进行单片机和操作系统的学习-Operating system, as the master control CPU control SCM music player design, suitable for beginners microcontroller and study of the operating system
cpu8bit
- 这是一个计算机组成原理综合性实验：设计8位cpu。该cpu是8bit的代码，包含有4个寄存器，一个存储器，还有alu以及控制器。一共可以实现16条指令。-This is a computer composition principle of comprehensive experiment: Design 8 cpu. The cpu is 8bit code contains four registers, a memory, as well as alu and controllers. A
U.S.-elite-embedded-lecture-ppt
- 美国名校的嵌入式课程讲义，多核cpu、内存、vliw指令等方面的设计原理-U.S. elite embedded lecture notes, multicore cpu, memory, vliw instruction and other aspects of design principles
MT6589_SCH
- MTK公司最新4核手机CPU，MTK6589，全套手机参考设计原理图，ARMv7架构 CORTEX-A7内核-MTK s latest four-core mobile CPU, MTK6589, complete reference design schematics, ARMv7 architecture CORTEX-A7 core
STM8S-JiShuShouCe_V4
- STM8S参考手册V4 本参考手册为应用开发人员提供了关于如何使用STM8S微控制器的存储器和外设的完整信息。 STM8S是一个拥有不同存储器大小，封装和外设的微控制器家族。 ■ STM8S针对通用应用而设计，关于订货信息，引脚描述，器件的机械及电气参数，请参考 STM8S增强型及基本型数据手册。 ■ 关于内部 FLASH存储器的编程，擦除和保护，请参考STM8S Flash编程手册(PM0051 ) 和 STM8 SWIM 通讯协议及调试模块用户手册(UM047
shiyan3
- 开发环境：unSP IDE 2.0.0 实验目的: 1)了解SPCE061 PLL 振荡器的功能及其应用。 2)掌握系统时钟单元P_SystemClock的设置方法。 3)熟悉系统时钟和CPU时钟频率的编程方法。 实验设备: 1)装有µ ’nSP™ IDE仿真环境的PC机一台。 2)µ ’nSP™ 十六位单片机实验箱一个。 3)示波器一台。 实验原理: 在SPCE061A内，P_SystemCloc
shiyan8_IRQ4
- 开发环境：unSP IDE 2.0.0 实验目的: 1)了解IRQ4的中断向量和中断源。 2)掌握中断控制单元P_INT_Ctrl, P_INT_Clear的设置方法。 3)熟悉中断的编程方法。 实验设备: 1)装有µ ’nSP™ IDE仿真环境的PC机一台。 2)µ ’nSP™ 十六位单片机实验箱一个。 实验原理: IRQ4 中断对应4096Hz、2048Hz、1024Hz 中断源,通过写P_INT_Ctrl来设置中
wsss
- 本软件使用VC++6.0设计，分为三个标签页显示基本信息、硬件信息、U盘信息。用户可以通过本软件获取用户名计算机名信息、产品ID号、CPU信息、当前屏幕信息、本机IP地址、本机MAC地址、本机活动端口信息、本机进程信息、系统BIOS信息、显卡声卡网卡信息、内存信息、磁盘信息、U盘使用信息。本软件信息部分来自注册表中，所以在使用本软件时需要允许本软件访问注册表。 -The software uses VC++6.0 design, is divided into three tabs disp
FPGA_CPU
- FPGA VERILOG CPU ASIC cpu芯片设计-FPGA VERILOG CPU
Lab1-6
- 计算机组成原理，试验1-6源代码.其中试验目的是设计一个MISP CPU-Computer composition principle, test 1-6 source code which test objective is to design a MISP CPU
Lab7
- CSCE2214课程设计，试验7源代码。实现单周期的MIPS CPU 16位。-CSCE2214 curriculum design, test 7 source code. Achieve single-cycle MIPS CPU 16 place.
Lab9-Forwarding-Unit
- CSCE2214课程设计，试验9源代码。实现流水线结构的MIPS CPU 16位。配有强大的Forwarding Unit.-CSCE2214 curriculum design, test 9 source code. Implement pipelined MIPS CPU 16 place. With a strong Forwarding Unit.
PipelineCPU
- 设计一个32位流水线MIPS微处理器，具体要求如下： 1. 至少运行下列MIPS32指令。 ①算术运算指令：ADD、ADDU、SUB、SUBU、ADDI、ADDIU。 ②逻辑运算指令：AND、OR、NOR、XOR、ANDI、ORI、XORI、SLT、SLTU、SLTI、SLTIU。 ③移位指令：SLL、SLLV、SRL、SRLV、SRA。 ④条件分支指令：BEQ、BNE、BGEZ、BGTZ、BLEZ、BLTZ。 ⑤无条件跳转指令：J、JR。 ⑥数据传送指令：LW、SW
multi2sim-4.1.tar
- Multi2Sim CPU-GPU 仿真器, 4.1版本 基于Linux的版本。可以用GNU make编译。 可以设计自己的CPU或者CPU-GPU架构，然后仿真。-Multi2Sim CPU-GPU Simulator. Version 4.1
TCP_IPuC_IP
- 基于uC_OS且开放源码的TCP_IP协议栈——uC_IP uC/IP是由Guy Lancaster编写的一套基于uC/OS且开放源码的TCP/IP协议栈，亦可移植到其它操作系统，是一套完全免费的、可供研究的TCP/IP协议栈，uC/IP大部分源码是从公开源码BSD发布站点和KA9Q（一个基于DOS单任务环境运行的TCP/IP协议栈）移植过来。uC/IP具有如下一些特点：带身份验证和报头压缩支持的PPP协议，优化的单一请求/回复交互过程，支持IP/TCP/UDP协议，可实现的网络功能较
RISC_CPU
- 本文是介绍8位CPU IP的设计流程及相关内容-8 bits CPU IP
alu1
- 本文是基于vhdl的8位cpu ip core设计alu-This article is based on the 8 vhdl cpu ip core design alu
flow_proc
- cpu与FPGA接口设计，内部有详细的设计方案，和一些相关资料 -cpu and FPGA interface design, detailed interior design, and some relevant information
cheng
- 开放式实验，CPU的设计，乘法器实验，简单乘法器-Open experiment, CPU design, the multiplier experiment, a simple multiplier
electronic-clock-design
- 基于单片ＣＰＵ的ＬＣＤ显示电子时钟设计C++源代码超精准。-Ultra-precise chip CPU, LCD display electronic clock design C++ source code.