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流水线CPU
- 流水线CPU的设计流程
RiscCpu
- Verilog-RISC CPU 代码 实现了简单的RISC cpu,可供初学者参考,学习硬件描述语言,及设计方法。该程序通过了modelsim仿真验证。 北航-Verilog-RISC CPU code to achieve a simple RISC cpu, a reference for beginners to learn the hardware descr iption language, and design methods. The procedure adopted
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境,使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令(均不考虑虚拟地址和Cache,并且默认为小端方式): add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
CPUsheji
- 哈工大计算机学院设计与实践cpu设计与实践-cpu design from hit computer science
06070207
- 计算机组成原理 课程设计 8位简单CPU-Principles of curriculum design computers 8 simple CPU
CPU
- 哈尔滨工业大学VHDL实验六给定指令系统的处理器设计-Six Harbin Institute of Technology VHDL test given instruction processor design
ALU
- vhdl代码 使用quartus编译 cpu中 alu的设计 可作为课程设计的参考 此为16的运算器-VHDL code using Quartus compiler cpu in alu design of curriculum design can be used as a reference for this for 16 computing device
cpu
- 给定指令系统的处理器设计,指令字长16位,包含10种操作-Given instruction processor design, 16-bit instruction word length, contains 10 kinds of operations
CPU
- 用VHDL设计的cpu 用微指令方法设计 通过rom查表的方式进行设计-Cpu design with VHDL designed by microinstructions way through the design of look-up table rom
MIPS_CPU
- 一个完整的MIPS CPU的设计,是创新设计项目,内含详细的项目设计报告-A complete MIPS CPU design, innovative design projects, detailed project design report containing
duozhouqiCPU
- VHDL 多周期CPU设计。基于Quartus II平台-VHDL design of multi-cycle CPU. Quartus II-based platforms
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
SmartCard1
- 智能电子钱包终端设计(一) ——CPU卡与COS文件结构-E-purse smart terminal design (a)- CPU card file structure and COS
CPU
- CPU曲线跳舞的小程序设计 可以将CPU曲线变为三角形 正弦-CPU curve small dance program design can be CPU sine curve into triangles
29becbce-7f76-454c-9f85-fb6138f83375
- cpu IP 核设计的verilong代码-cpu IP core design code verilong
jamcpu
- jam CPU模拟器的设计与实现.其中包含设计文档-jam CPU Simulator Design and Implementation. which includes design documents
32bit_RISC_CPU
- 32 risc cpu的参考设计,内涵完整的testbench-32 risc cpu s reference design, the connotation of complete Testbench
CPU
- Intel的并不是在一个芯片上集成四个硬件核心,而是采用双芯片的组合方式,Intel只需要生产双核Core 2 Duo处理器,然后再将芯片封装在一起,成为四核心的Core 2 Quad。不过,Core 2 Quad 双芯片四核设计存在问题,虽然Core 2 Duo芯片内部的双核心可以共享二级缓存,具有较高的协作效率-Intel is not in a hardware chip four-core, instead of using the two-chip combination of the
vc2
- 这是一个在C环境下编写的操作系统课程设计 包含了内存管理 CPU管理 文件管理 设备管理-This is an environment in C curriculum design to prepare the operating system includes a memory management CPU Management Document Management Equipment Management
IP_CORES
- IC内核的设计源码!其中包含MP3内核,CPU内核,I2C内核等多达式种IC设计的源码!-IC design of the kernel source code! MP3 contains one of the kernel, CPU core, I2C kernel up-type species such as IC design source!