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  1. stopwatch

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  2. VHDL语言设计的秒表,实现计时功能,实现报时功能,并且通过硬件实验。-VHDL language design stopwatch, timer function of the realization, the realization of time functions, and through hardware experiments.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1647747
    • 提供者:王蕊
  1. StopWatch

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  2. Verilog 编写的 秒表程序,在数码管上显示,带有清0和暂停键-Stopwatch Implemented by Verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:584483
    • 提供者:洪磊
  1. stopwatch

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  2. 数字秒表的VHDL代码。当设计文件加载到目标器件后,设计的数字秒表从00-00-00开始计秒。,直到按下停止按键(按键开关S2)。数码管停止计秒。按下开始按键(按键开关S1),数码管继续进行计秒。按下复位按键(核心板上复位键)秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-11
    • 文件大小:1457
    • 提供者:王唐小菲
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