CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 搜索资源 - verilog 状态机

搜索资源列表

  1. 61003107

    0下载:
  2. 公 共 电 话 通 话 计 费 系 统 在本课程中所选择的课题是用Verilog HDL实现的公共电话。该公共电话所实现的功能有打电话、修改密码。 公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。-The pay phone converses to charge system In this course the topic chosen is use Verilog HDL carry out of pay phone.The function carri
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:399020
    • 提供者:杨进
  1. telephone

    0下载:
  2. 利用verilog语言设计公共电话共包括以下几个状态:挂机、待机、身份确认、修改密码、通话等五个状态。内含详细的源码以及设计过程、模块-The use of public telephones were verilog language design include the following states: hang up, standby, identification, change passwords, call the five states. Includes a detailed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:397840
    • 提供者:
  1. SDRAM

    0下载:
  2. sdram 状态机驱动源程序工程 完全使用verilog hdl写的-sdram state machine driver source project written entirely in verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4498794
    • 提供者:许明
  1. FSW

    0下载:
  2. verilog写的有限状态机(FSW)序列检测,检测到0100_01给出高电平,包含测试文件,Modelsim下仿真成功。-Verilog written finite state machine( FSW) sequence detection, detected 0100_01 given high, including the test file, Modelsim simulation success.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2143
    • 提供者:郑航
  1. project2

    0下载:
  2. 关于verilog有限状态机的设计,可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:341655
    • 提供者:mike
  1. soda_machine_mealyamoore

    0下载:
  2. soda_machine的一个有限状态机,用verilog描述,分别有moore和mealy,还提供了testbench.-soda_machine of a finite state machine, with verilog descr iption, respectively, moore and mealy, also provides a testbench.
  3. 所属分类:Other windows programs

    • 发布日期:2017-04-14
    • 文件大小:2846
    • 提供者:LHX
  1. iic_ctrl

    0下载:
  2. 基于Verilog的IIC接口,使用状态机实现,可以支持速率参数化。-implement IIC master controller by using Verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:2661
    • 提供者:陈剑冰
« 1 2 ... 9 10 11 12 13 14»
搜珍网 www.dssz.com