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uart
- 基于verilog HDL编写的串口通讯接口uart程序-Prepared based on verilog HDL uart serial communication interface program
UART_IP_core_for_wishbone
- 基于wishbone总线的UART IP core-UART IP core based on Wishbone, generated in Verilog HDL.
RS-232C_UART
- 基于Verilog的RS-232C（UART）接口的设计与实现 -Based on Verilog' s RS-232C (UART) interface, Design and Implementation
uart
- verilog实现的按键控制的串口简单收发通信-verilog implementation simple keypad control, serial communication transceiver
send
- 串口发送子程序verilog 串口发送子程序verilog -uart send verilog
Uart
- 用Verilog编写的实现UART接口的源程序-Prepared with the Verilog source code to achieve UART interface
uart_control
- 用verilog 实现的简易串口驱动模块儿，引脚简单，易用，可自己增减配置-verilog uart
veriloguart
- 简易的串口模块儿驱动程序，用verilog语言描述，自己可以进行增加或裁剪-verilog uart
UART
- verilog hdl UART de bo xing-verilog
sdram
- 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
uart
- 基于spartan3e的串口驱动程序，使用verilog编写-Based spartan3e serial driver, written using the verilog
RS232
- It s combination logic for UART. edited in verilog-HDL
uart
- uart设计 包括调试程序 uart设计 包括调试程序-uart verilog HDL uart verilog HDL uart verilog HDL uart verilog HDL uart verilog HDL uart verilog HDL
SC16C752B
- The SC16C752B is a dual Universal Asynchronous Receiver/Transmitter (UART) with 64-byte FIFOs, automatic hardware/software flow control, and data rates up to 5 Mbit/s (3.3 V and 5 V). The SC16C752B offers enhanced features. It has a Transmission
UART
- A sample that describe how to make wiring between modules using verilog ,it contain two stages of inverter of SW1 as input and LD7 as output
uart2bus_latest.tar
- 文档详尽、已验证的UART工程，含有testbench文件。采用VHDL、Verilog语言编写。-Detailed documentation, has proven UART works with testbench file. Using VHDL, Verilog language.
verilog_uart_log_vhdl_uart_log
- verilog uart mode code VHDL uart mode -verilog uart mode code VHDL uart mode code VHDL uart mode
UART
- uart接口，使用Verilog编写，适用于各类FPGA-uart interface written using Verilog, applicable to all FPGA
UART
- UART发送verilog源码，波特率115200，以及testbench源码-Send verilog source UART baud rate 115200, and testbench source
sci_module
- verilog编写的串口模块，可以直接使用，已经成功用于产品上了。-UART by verilog.