用Verilog语言实现D触发器、累加器的功能-D flip-flop, the function of the accumulator using Verilog language

一个VHDL编的简单乘法器，基本原理设计如下图所示: 将两个操作数分别以串行和并行模式输入到乘法器的输入端, 用串行输入操作数的每一位依次去乘并行输入的操作数, 每次的结果称之为部分积, 将每次相乘得到的部分积加到累加器里, 形成部分和, 部分和在与下一个部分积相加前要进行移位操作。-A simple multiplier VHDL series, the basic principles of design as follows: two operands, respectively, ser

e是输入，sum_e是输出，cnt_in是累加数据的个数。这个模块是我（新手）一个项目中用来累加exp(x)的一个模块。(E is the input, the sum_e is the output, and the cnt_in is the number of accumulative data. This module is a module that is used to add exp (x) to a project in my (novice) project.)

功能：w_1向w_2传参(累加次数)并触发w_2控件cb_1(累加器)；w_2控件cb_1计算从1至所接收累加次数的累加值并返回w_1。 目的：说明窗口间相互触发控件及传参、传值的技术细节。(Function: w_1 passes to w_2 (accumulating times) and triggers w_2 control cb_1 (accumulator); w_2 control cb_1 calculates accumulative value from 1 to re