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telephone_toll_collector_code
- 电话计费器程序/*信号定义： clk： 时钟信号，本例中其频率值为1Hz； decide： 电话局反馈回来的信号，代表话务种类，“01”表示市话，“10”表示 长话，“11”表示特话； dispmoney： 用来显示卡内余额，其单位为角，这里假定能显示的最大数额为50 元 （500 角）； disptime： 显示本次通话的时长； write,read： 当write 信号下降沿到来时写卡，当话卡插入，read 信号变高时读卡； warn： 余额过少时的告警信号。
MAX187FORMHU
- 这个是我写的MAX187驱动程序 unsigned char bdata Date,Adss unsigned char idata point,gew,shw sbit clk=P1^5 sbit cs187=P1^6 sbit dout=P1^7 sbit Abit=Adss^7 sbit Abit1=Adss^0 sbit Dbit=Date^7 sbit Dbit1=Date^0 -I wrote this is the MAX1
Mov9
- 本工程实现的是9位义位与串并变换模块 具体工作过程是： 在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp->A9->A8->...->A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短，作为一位4位后的串行m序列信号。 clk为输入时钟信号；inp为接收序列信号输入；Q为串行序列输出；B0~B3为四位并行序列输出。
stasus1-counting
- 连1状态计数器与输出控制电路的功能有两个：一个是对状态比较器输出的连1状态进行计数，当计数器的计数量达到设置值是，计数器输出为1，并控制“并行输入与状态控制”电路，使各并行输出位置“0”。这样，状态比较起的各输入位皆为“0”，则其输出为“0”，表示状态已同步；若状态不同步，则连“1”计数器的输出始终为“0”。 连“1”计数器的另一个功能是：当其输出为1时，才使误码计数其进行计数。若在整个系统已同步后，出现了状态失步，则通过图中的误码统计与门限检测电路的输出状态控制连1计数器。en端的信号来
FM3104_ETC_258776
- ＃include intvcon 输出电压变量 sbitDIN=0x91 定义P2.1为串行数据口 sbitCLK=0x92；P2.2为串行时钟端 sbitCS=0x93 P2.3为片选端 voiddac5618(intvcon)TLC5618DAC子程序,三线串行方式 { chari intsvcon svcon=vcon|0x8000 vcon最高位置1，选择 TLC5618的A通道 CS=0 置5618的CS=0，允许片选 for(i=0
yibuqinglin
- 含异步清0和同步时钟使能的4位加法计数器 含计数使能,异步复位和计数值并行预置功能4位加法计数器,由实验图1所示,图中间是4位锁存器 rst是异步清信号,高电平有效 clk是锁存信号 D[3..0]是4位数据输入端.当ENA为 1 时,多路选择器将加1器的输出值加载于锁存器的数据端 当ENA为 0 时将\"0000\"加载于锁存器.
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- 设计一个6层楼房自动电梯控制器，用6个 LED显示电梯行进过程，并有数码管显示电梯当前所在楼层位置，在每层电梯入口处设有请求按钮开关，请求按钮按下则相应楼层的LED 亮。 用 CLK脉冲控制电梯运动，每来一个 CLK脉冲电梯升（降）一层。电梯到达有请求的楼层后，该层次的指示灯灭，电梯门打开（开门指示灯亮），开门 5 秒后，电梯门自动关闭，电梯继续运行。 控制电路应能记忆所有楼层请求信号，并按如下运行规则依次相应：运行过程中先响应最早的请求，再响应后续的请求。如果无请求则停留当前层
FPGA-global-clk-design-
- FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强-FPGA' s global clock should be divided out from the crystal, the frequency of the most original. Other needs of the
reset_generate
- -- reset_leng is length of reset signal ( remultiple of clk cycle) -- reset_generate_time is multiple of clk cycle after system OK -- count_leng is length of count -reset_generate产生器
trap3
- code to click options if clk=1
counter
- program of counter using command force clk 1 50, 0 100 -repeat 100 -program of counter using command force clk 1 50, 0 100-repeat 100
DVF
- 数控分频器的设计数控分频器 端口定义： CLK：时钟输入 D[7..0]：预置数据 Fout：分频输出 说明： D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低， -NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后，若这组码与检测器中预制的码相同，输出为A，否则输出为B。序列检测I/O口的设计如下：设Din是串行数据输入端，clk是工作时钟，clr是复位信号，D是8位待检测预置数，QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
sequence_test
- 电路在每个clk下降沿检查输入数据.输入数据为串行位流din.当输入数据流出现10110时,输出Asm输出一个clk宽的1,否则为0. -Clk falling edge of each circuit checks the input data. Input data for the serial bit stream din. Occurs when the input data stream 10110, the output Asm output of a clk-wide one,
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后，若这组码与检测器中预制的码相同，输出为A，否则输出为B。序列检测I/O口的设计如下：设Din是串行数据输入端，clk是工作时钟，clr是复位信号，D是8位待检测预置数，QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
divideclk
- 一个简单的由vhdl代码描述的分频器模型-it is code writing by vhdl,and it is used for divede clk
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- CPU的时钟产生器 根据CLK信号输出4个时钟信号-CPU clock generator 4 under the CLK signal output clock signal
miaobiao
- 秒表 秒表的设计要有三个输入端：runstop,rst和clk.-clock
fifttosto
- this is clk 50 to 100
TRK-KEA64_Labs
- KEAZN32 的所有程序源码，仅供参考用(KEAZN32 CLK source code, for reference only)