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Mov9
- 本工程实现的是9位义位与串并变换模块 具体工作过程是： 在时钟CLK的上升沿触发下，从inp端输入接收m序列，按顺序inp->A9->A8->...->A0进行意味，同时把A9，A8，...A0的输出分别给B9，B8，B7,...从而完成串并转换的功能。Q端的信号取自A0的输出短，作为一位4位后的串行m序列信号。 clk为输入时钟信号；inp为接收序列信号输入；Q为串行序列输出；B0~B3为四位并行序列输出。
FPGA-global-clk-design-
- FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强-FPGA' s global clock should be divided out from the crystal, the frequency of the most original. Other needs of the
dds_matlab
- 利用Matlab软件编程实现DDS（直接数字频率合成技术）。设时钟的频率为固定值f_C，在CLK的作用下，如果按照0000,0001,0010，…，1111的地址顺序读出ROM中的数据，即表1中的幅值编码，其正弦信号频率为f_01；如果每隔一个地址读一次数据（即按0000,0001,0100，…，1110顺序），其输出信号频率为f_02，且f_02将比f_01提高一倍，即f_02=2f_01；其余类推。这样，就可以实现直接数字频率合成器的输出频率的调节。-Matlab software prog
clk-gate
- Gated clock implementation for Linux v2.13.6.
1186
- CPU的时钟产生器 根据CLK信号输出4个时钟信号-CPU clock generator 4 under the CLK signal output clock signal