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VHDL-FPGA-clock
- ＦＰＧＡ数字钟的设计，用VHDL语言编程，max+plus仿真，可在实际电路中验证-FPGA design, VHDL programming, max plus simulation, in the actual circuit verification
clock
- 本文介绍一种利用 EDA技术 和VHDL 语言 ,在MAX+PLUSⅡ环境下,设计了一种新型的智能密码锁。它体积小、功耗低、价格便宜、安全可靠,维护和升级都十分方便,具有较好的应用前景
parell_to_serial.rar
- 该模块主要完成并串转换功能。其中system_clk是输入并行时钟的频率，它是串行时钟serial_clk的八倍。byte_data_en是输入并行数据使能信号，byte_data是输入并行数据。serial_data是转换后的串行数据，bit_data_enable是串行数据有效信号。,The module main is completed and the string conversion functions. System_clk which is an input parallel c
jishuqi.rar
- 描述的是一个带有异步复位和同步时钟使能的十进制加法计算器,,With reset and clock enable decimal calculator
VHDL
- 1、 设计一个简易电子琴。要求能演奏的音域为中音的 1 到高音的 1。 2、 用GW48－PK2中的8个按键作为琴键。 3、 GW48－PK2中有扬声器。 4、 可以使用GW48－PK2上的12MHz作为输入时钟信号。 -1, the design of a simple flower. Requirements can play for the tenor of the range of 1 to treble the 1.2, and GW48-PK2 in eight ke
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
shizhong
- 用vhdl语言描述时钟的功能，并通过七段译码显示输出。-VHDL language used to describe the function of the clock and through the Seven-Segment display decoder output.
watch
- 功能更强大的数字时钟,有年份,月,日,时,分,秒和星期,可以调校-More powerful digital clock, there are years, months, days, hours, minutes, seconds and weeks, you can adjust the
clock
- 电子时钟具有一般时钟所具有的所有功能，定时，报时，显示时间和日期以及秒表等等功能。-electric clock
sysfp
- 完成从SDH telecom bus的38Mhz*4系统时钟和复帧提取出SDH的telecom bus的C1j1,spe,au指针 ，H4位置等SDH帧结构-SDH telecom bus from 38Mhz* 4 the system clock and rehabilitation SDH frame to extract the telecom bus of C1j1, spe, au pointer, H4 location SDH frame structure
clock
- 60进制计数器，采用十分简便的方法，能够很快速的完成计数功能。-60 M-ary counter, using a very simple way to very quickly complete the count function.
sdram_vhdl_lattice
- sdram的控制程序，程序分为控制端口模块、时钟模块、数据传输模块及刷新等模块-sdram control procedures, process control port is divided into modules, clock modules, data transfer module and refresh modules
clock
- 本文档采用VHDL语言编写了一个数字时钟的程序，该数字时钟采用24小时制计时，可以实现整点报时，时间设置，闹钟等功能。最小分辨率为1秒。-VHDL language in this document using a digital clock to prepare the procedure, the digital clock 24-hour time system, you can bring the whole point of time, time settings, alarm clo
clock
- 电子时钟，能够进行计时，可设定闹钟，可以当做跑表，并且可以更改时间-electric clock
vhdl_code_files
- contains some self generated vhdl files. it includes a clock generator, CRc generator, pulse generator etc.
clock
- vhdl实现的电子钟程序，包括闪烁，修改，复位等功能-vhdl clock implementation procedures, including flash, modify, reset functions
clock
- 这个程序的主要内容是基于VHDl的时钟方面的编程设计-The main content of this program is based VHDl clock programming design
clock
- there's a clock divider for DE2 altra board clock (50MHz)
clock
- 数字钟可以实现整点响铃，预置数，十二小时24小时切换(Digital clock can achieve the whole point of the bell)
world-clock
- 世界时钟，用vhdl语言编辑的一个世界时钟，基本入门编程(World clock, using a VHDL language editor of a world clock, basic entry programming)