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Sample3
- 輔以java語法做四則運算，用累加器的觀念，作數字的總和。-Supplemented with java syntax to do four operations, using the concept of accumulator for sum of the figures.
dds
- 块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据dds频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。 -In the programming step, the electronic
DDS
- 基于FPGA的DDS的相位累加器详细介绍,是VHDL编程,利用quartus2平台.-Design of Direct digital synthesis Signal Generator
cpu
- 包括1) 时钟发生器 2) 指令寄存器 3) 累加器 4) RISC CPU算术逻辑运算单元 5) 数据控制器 6) 状态控制器 7) 程序计数器 8) 地址多路器 -1) clock generator 2) instruction register 3) accumulator 4) RISC CPU arithmetic logical unit 5) of the data controller 6) state controller 7),
Private-Sub-Command1
- 数字累加器，可键盘输入，也可鼠标操作。是初学者的练习，不要见笑了-Digital accumulator keyboard input, but also the mouse. A beginner' s exercise, do not laugh at the
event-structure
- 利用labview的事件结构，实现累加器的功能。-Labview using the event structure to achieve the accumulator function.
Basic-sequential-logic
- 用Verilog语言实现D触发器、累加器的功能-D flip-flop, the function of the accumulator using Verilog language
my_multiplier
- 一个VHDL编的简单乘法器，基本原理设计如下图所示: 将两个操作数分别以串行和并行模式输入到乘法器的输入端, 用串行输入操作数的每一位依次去乘并行输入的操作数, 每次的结果称之为部分积, 将每次相乘得到的部分积加到累加器里, 形成部分和, 部分和在与下一个部分积相加前要进行移位操作。-A simple multiplier VHDL series, the basic principles of design as follows: two operands, respectively, ser
用verilog编写的sigma-delta adc例子
- 累加器实现艾哈空间哈卡哈尽快啊哈卡哈卡快捷回复哈哈哈看(Accumulator implementation)
sumexp
- e是输入，sum_e是输出，cnt_in是累加数据的个数。这个模块是我（新手）一个项目中用来累加exp(x)的一个模块。(E is the input, the sum_e is the output, and the cnt_in is the number of accumulative data. This module is a module that is used to add exp (x) to a project in my (novice) project.)
addcontrolk
- 累加器，适用于数字频率合成器的时钟模块，输出一个阶梯状的信号(Accumulator is suitable for the clock module of the digital frequency synthesizer, and outputs a ladder like signal.)
流水线乘法累加器设计
- 调用寄存器LPM,流水线加法器LPM,流水线乘法器LPM等模块实现一个8位流水线乘法累加器。(Call a register LPM, pipelined adder LPM, pipeline multiplier LPM and other modules to achieve a 8 bit pipelined multiplication accumulator.)