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RiscCpu
- Verilog-RISC CPU 代码 实现了简单的RISC cpu，可供初学者参考，学习硬件描述语言，及设计方法。该程序通过了modelsim仿真验证。 北航-Verilog-RISC CPU code to achieve a simple RISC cpu, a reference for beginners to learn the hardware descr iption language, and design methods. The procedure adopted
CPUsheji
- 哈工大计算机学院设计与实践cpu设计与实践-cpu design from hit computer science
cpu
- 计算机组成原理假期课程设计“一个简单的CPU设计”，有全部的设计思路，能够实现四条简单指令-Principles of Computer Organization holidays curriculum design
cpu
- 基于MIPS指令集的32位CPU设计与VHDL实现-Based on the MIPS instruction set of the 32-bit CPU design and the realization of VHDL
cpu_1
- mips单周期cpu设计，实现MIPS中的11条指令，在设计的cpu中运行快速排序程序进行验证。-mips one cycle cpu design,run quick sort promgram for test.
PipelineCPU
- Quartus II 7.2环境中，采用硬件描述语言VHDL独立完成了基于MIPS指令集的32位RISC处理器的逻辑设计-quartusII mips pipeline 32bit cpu design
CPU
- 流水线简单CPU设计，基于简单的数字系统设计，为verilog语言，电路设计基于基本的数字电路-Pipelined CPU design, design of digital system based on a simple, Verilog language, based on the basic digital circuit design
cpu
- 16位实验CPU设计——设计16位的ALU，实现9种运算：逻辑运算（与、或、非、异或）4种、算术运算（加、减、自加、自减）4种以及传送操作1种；-16 Experimental CPU design
CPU
- 经典的CPU设计，内部有详细的资料和设计方案，与PCI8位单片机指令兼容-Classic CPU design, detailed information and internal design, compatible with PCI8 bit microcontroller instruction
cpu
- 简单的8位CPU设计，并具有5级流水和各冲突检测及相关处理-Simple 8-bit CPU design, and each has five water and conflict detection and related treatment
88RISC-CPU
- cpu设计能在quartus上运行 用verilog语言-a cpu program use verilog on quartus
cpu
- CPU设计,本科大作业，主要是CPU的工作原理及与打印机相结合-CPU design
mul_cycle_cpu_1
- 多周期CPU设计详细代码及在ISE下面的仿真(Multi cycle CPU design detailed code and simulation)
CPU源代码分析Linux移植
- CPU源代码分析与芯片设计及Linux移植,系统底层代码移植的好书籍，有需要的可以参考(CPU source code analysis and chip design and Linux transplantation, the system's underlying code transplant good books, there is a need for reference)
基于ucos_ii的贪食蛇游戏设计
- 基于51单片机ucos系统游戏设计。并且实施显示cpu占用以及内存占用(Game design of UCOS system based on 51 single chip microcomputer. And implementation shows CPU occupancy as well as memory footprint)
实验7.2——多级流水CPU设计
- 当时的课程设计，16位多级无cache流水cpu的源码(Curriculum design at that time, 16 multi-level non cache flow CPU source code)
CPU接口
- 单片CPU接口设计 端口定义： mbeb：接口类型定义，1为intel模式，0为moto模式 wr_rwb:intel模式下，低电平为写有效；moto模式下，低电平为写有效，高电平为读有效； rd_eb：intel模式下，低电平为读有效；moto模式下，高电平为读允许； a：地址输入，（5:0） d：双向数据总线，（7:0） rd：低电平内部电路读有效 wr：低电平内部电路写有效 add：内部电路读写地址 mbd_in:cpu写入内部寄存器的数据（7:0） mbd_out:
riscCPU
- 实现 八位RISC cpu 含有V文件和 testbents测试文件(Realization of eight bits RISC cpu)
CPU
- 基于ARM指令集自主进行CPU设计体验，第一版(Independent CPU design experience based on ARM instruction set, first edition)
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)