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SMS4_verilog
- SMS4是国内第一个公布的商用分组密码算法，其重要应用性可想而知。源码中包括C代码和verilog源码。
crc
- 用于10M，100M，1000M以太网的并行CRC算法，有别于一般的CRC算法。verilog描述
CCD_Verilog_1014
- 基于CPLD器件的线型CCD东芝TCD1501的驱动程序，用verilog语言开发。
ourdev_192095
- FPGA模拟SPI接口驱动3310液晶屏的 详细驱动
crc
- 此源代码实现了CRC5和CRC16的校验以及校验码的产生，可以直接用于RFID标签数字电路。
verilog
- 用于aes128加密的扩展密钥算法，比较详细
test_bench_top
- 用于AES加密的testbench。产生激励
spi_coolrunner_ver3
- a verilog prigram for SPI
cla_src
- carry lookahead adder verilog program
CODE
- DES encryption for verilog program
DES_verilog
- this DES made by verilog
卷积编码器
- 用verilog实现一个（2,1,3）卷积编码器
SHA1的VERILOG 实现，内含测试代码
- SHA1的VERILOG 实现，内含测试代码，经过了验证 -SHA1 implementation of VERILOG, containing test code, and proven
基于verilog的38译码器
- 基于verilog的38译码器，八个输出，三个输入-counter based on verilog
aes加密算法实现，经过FPGA验证的
- aes加密算法实现，经过FPGA验证的！,aes encryption algorithm, after FPGA validation!
sha1_v01.zip
- SHA-1加密算法的IP核，内涵文档，仿真测试文件,SHA-1 encryption algorithm of the IP core, the connotation of documents, simulation test file
aes_cipher_top.rar
- 密钥扩展模块的接口如图4.4。clk为系统时钟，kld为输入的加载信号，key为输入的128位密钥数据，wo_0, wo_1, wo_2, wo_3分别为输出的密钥列,密钥扩展模块的接口如图4.4。clk为系统时钟，kld为输入的加载信号，key为输入的128位密钥数据，wo_0, wo_1, wo_2, wo_3分别为输出的密钥列
des3.rar
- 3des加密算法实现，经过FPGA验证的！,3des encryption algorithm, after FPGA validation!
lfsr
- 伪随机序列产生器－线性反馈移位寄存器，Verilog HDL 原代码。-Pseudo-random sequence generator- linear feedback shift register, Verilog HDL source code.
tm_us_wred
- wred 调度主动丢弃型算法，通讯中对TDP比较好。-wred algorithm