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MD5(verilog)
- MD5算法的verilog实现，同时包含有testbench。-Verilog of MD5 algorithm is realized, includes testbench at the same time .
desimplementation
- 一个关于DES算法的verilog语言实现,包括了各个实现模块以及测试模块-a DES algorithm on the Verilog language, including the realization of the various modules and test modules
xapp270_verilog
- xilinx公司三重DES加密代码，内部有用于仿真的文件-xilinx companies Triple DES encryption code used for simulating an internal document
3fast_des
- 一个快速实现3des的算法，分别用vhcl和Veriloge语言进行编写，很实用-a rapidly 3des algorithm respectively vhcl Veriloge language and prepared very practical
modmule_verilog
- 实现乘法后取模运算，已调试好的。可以应用在通信加解密算法中-after realizing multiplication of modular, a good debugger. Can be used in communications encryption algorithm
des
- 用VERILOG语言实现的数据加密标准代码,在QUARTUS5.1上仿真过
SMS4_verilog
- SMS4是国内第一个公布的商用分组密码算法，其重要应用性可想而知。源码中包括C代码和verilog源码。
crc
- 用于10M，100M，1000M以太网的并行CRC算法，有别于一般的CRC算法。verilog描述
crc
- 此源代码实现了CRC5和CRC16的校验以及校验码的产生，可以直接用于RFID标签数字电路。
verilog
- 用于aes128加密的扩展密钥算法，比较详细
test_bench_top
- 用于AES加密的testbench。产生激励
CODE
- DES encryption for verilog program
DES_verilog
- this DES made by verilog
卷积编码器
- 用verilog实现一个（2,1,3）卷积编码器
SHA1的VERILOG 实现，内含测试代码
- SHA1的VERILOG 实现，内含测试代码，经过了验证 -SHA1 implementation of VERILOG, containing test code, and proven
aes加密算法实现，经过FPGA验证的
- aes加密算法实现，经过FPGA验证的！,aes encryption algorithm, after FPGA validation!
aes_cipher_top.rar
- 密钥扩展模块的接口如图4.4。clk为系统时钟，kld为输入的加载信号，key为输入的128位密钥数据，wo_0, wo_1, wo_2, wo_3分别为输出的密钥列,密钥扩展模块的接口如图4.4。clk为系统时钟，kld为输入的加载信号，key为输入的128位密钥数据，wo_0, wo_1, wo_2, wo_3分别为输出的密钥列
des3.rar
- 3des加密算法实现，经过FPGA验证的！,3des encryption algorithm, after FPGA validation!
lfsr
- 伪随机序列产生器－线性反馈移位寄存器，Verilog HDL 原代码。-Pseudo-random sequence generator- linear feedback shift register, Verilog HDL source code.
crc1
- CRC编码verilog代码，用于实现crc编码功能-CRC coding Verilog code for CRC encoding capabilities to achieve