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PIPELINE_MUL_ADD
- 利用2個加法器及2個乘法器加上平行化處理來實現
comple_mult
- 这是一个复数乘法器，相信对经常从事dsp信号处理的人士有帮助，该乘法器采用先进的dspbuilder进行建模，既简洁又实用。
GFEMultiplierTaps
- 用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序
GFEConsMulTaps
- 用于生成GF(2^m)有限域中常数乘法器的Verilog HDL源文件的C程序
expt91_multi8x8
- 基于fpga和sopc的用VHDL语言编写的EDA移位相加硬件乘法器
multiple
- 介绍了几种常用的乘法器的设计，carry_save_mult，ripple_carry_mult等，压缩包中包含结构流程图，用verilogHDL语言，采用modelsim仿真验证
mul8
- ieee公布的标准8位浮点乘法器，可综合。采用标准算法。
64
- 64位乘法器，超前进位的，大家看看，通过仿真的，verilog的
bmul32
- 用VHDL写的一个32位并行乘法器的源代码，已经过验证，可以直接使用
bmul32_test
- 32位并行乘法器的测试文件，已经经过验证，可以直接使用
booth
- booth乘法器电路，基四实现，附带有testbench
cf_fp_mul
- 浮点型的乘法器,采用VHDL语言描述浮点型的乘法器,文中包含测试文件
float_mul
- booth 乘法器 不同于传统的算法实现
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
4_COMP
- 使用硬件实现,效率较高的乘法器,通过FPGA验证的
mutip
- 16位乘法器 16位乘法器
EDA
- 里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平
mul
- 在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
1
- 高效结构的多输入浮点乘法器在FPGA上的实现
mcudesigne
- msp各个模块源码 如定时器，COM，硬件乘法器比较器USART,ADC.