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MulPar
- 八位乘法器VHDL语言实现。使用的工具的ISE7.1，实现八乘八的位相乘。
vhdl
- 用VHDL语言编写的一个乘法器校程序 是基于BOOTH算法的
multiplier
- booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
systolic
- 脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
chap8
- 常用经典典型电路，如全加器，乘法器，如何减小资源
multiply
- 好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过
multi_vhdl
- 四位乘法器的VHDL源程序-four Multiplier VHDL source
risc_cpu
- 8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
multi8x8
- 实现了VHDL乘法器，8位乘法操作的完成
xor_mul
- 使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法
mult
- 移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
multiply
- 乘法器的vhdl语言描述.本人调试已经通过
GF_2_m_FPGA
- GF_2_m_域乘法器的快速设计及FPGA实现，对于rs编翼码的理解和设计有帮助
mul_booth
- 基于BOOTH的32位快速乘法器的设计源码
mult
- 64位乘法器源码verilog,经过验证测试
custom_mul
- vhdl编写的硬件乘法器-prepared by the VHDL hardware multiplier
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
c17_GF_multiple.rar
- 精通verilog HDL语言编程源码之3--伽罗华域乘法器设计,Proficient in language programming verilog HDL source of 3- Galois field multiplier design