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异步FIFO存储器的控制设计
- 异步FIFO控制器的设计 主要用于异步先进先出控制器的设计。 所用语言Verilog HDL.-asynchronous FIFO controller design for the main asynchronous FIFO controller design. The language used Verilog HDL.
verilogfifo
- verilog HDL实现先进先出栈,不含测试文件-verilog HDL achieve first-in first-out stack, non-test document
fifov1
- FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、 与写时钟同步的写有效(wren)和写数据(wr_data) 、与读时钟同步的读有效(rden)和读数据(rd_data) 为了实现正确的读写和避免FIFO的上溢或下溢,给出与读时钟和写时钟分别同步的FIFO的空标志(empty)和 满标志(full)以禁止读写操
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出(FIFO)队列设计。由写使能端控制该数据流的写入FIFO,并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
fifo
- FIFO 是一种先进先出数据缓存器,这是一个同步FIFO的VHDL源程序,将FIFO分成几个模块进行设计,最后用顶层文件进行模块化设计。-FIFO is a FIFO buffer, which is a synchronous FIFO in VHDL source code, will be divided into several modules FIFO design, top-level files Finally, the modular design.
FIFO_8_8
- FIFO先进先出队列,一种缓存、或一种管道、设备、接口(Verilog HDL程序,内附说明)-FIFO FIFO queue, a cache, or a pipeline, equipment, Interface (Verilog HDL program, containing a note)
fifo
- 先进先出存储电路fifo,实现队列存储结构-xianjin xianchu chunchu dianlu fifo
uart_fifo
- avr单片机串口先进先出实例程序,这是个人在实际项目中应用的一个例子,还有是定时器的使用方法-Examples of single-chip FIFO serial avr procedures, which are individual projects in the actual application of an example are also the use of timer
FIFO
- 一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
fifo
- 使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现先进先出的队列。-The use of Altera' s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 Development Board to achieve FIFO queue.
shift-siso
- 先进先出序列发生器,详细说明见文档中的注释,希望能帮到大家-FIFO sequence generator, a detailed explanation see the comments in the document, hoping to help you
FIFOadnVHDL
- FIFO (先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。
fifo89
- 先进先出FIFO缓冲器,8位字宽,9位字深,很简易的缓冲器。-FIFO FIFO buffer, 8-bit word wide, 9-bit words deep, very simple buffers.
versatile_fifo_latest.tar
- 用16*8 RAM实现一个同步先进先出(FIFO)队列设计。由写使能端控制该数据流的写入FIFO,并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。-versatile_fifo
FIFOMXN
- 该VHDL描述的是一个简单的先进先出存储器-a first-in first out memory, uses a synchronising clock generics allow fifos of different sizes to be instantiated
fifo_8_8
- 该程序实现的是8*8位的先进先出队列功能的存储器,已成功通过仿真。-Implementation of the program is 8* 8 bit FIFO queue memory function, has successfully passed the simulation.
a
- 模拟先进先出(FIFO)页面调度算法处理缺页中断-Analog FIFO (FIFO) scheduling algorithm page page fault handling
FIFO
- 先进先出存储器A 511x8 FIFO with Common Read/Write Clock 带读写时钟-A 511x8 FIFO with Common Read/Write Clock
fifo89
- 一个先进先出缓冲器的vhdl源代码,深度是8,宽度是9位。-A FIFO CODE IN VHDL.
Asynchronous-FIFO-design
- 异步FIFO是一种先进先出的电路,在异步电路中,由于时钟之间周期和相位完全独立,因而数据丢失概率不为零。如何设计一个高可靠性、高速异步的FIFO是一个难点,本代码介绍了一种解决方法。-Asynchronous FIFO is a kind of advanced first out circuit, in asynchronous circuit, as the clock cycle and phase between full independence, thus data loss pro