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xljcq
- 关于序列发生器的verilog. 希望能帮大家。-sequence generator on the Verilog. Hope you can help.
mcode
- 一个典型的m序列发生器，生成m序列:1110010-a typical sequence generator m, m Sequence Generation : 1110010
s_machine
- right.vhd 序列发生器 s_machine.vhd 序列检测器 波形图.doc 程序运行波形-right.vhd s_machine.vhd sequence generator waveform sequence detector map. doc procedures Waveform
xu
- 序列发生器,产生一个8位序列号,序列码可自定义修改,还有一个序列检测器
vhdl
- 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。
单片机M序列发生器
- 基于51单片机实现的M序列发生器（伪随机序列），在Keil编程环境下的源码
F2812_AD02
- F2812 AD02 T1周期中断启动ADC，实现ADC模块16路通道的采样.AD采样频率为10K，序列发生器SEQ1和SEQ2级联成一个16通道的序列发生器，采样模式采用并发采样。利用通用定时器T1的周期中断来触发AD转换。-F2812 AD02 .T1 cycle interrupt start ADC, the ADC module 16-channel sampling. AD sampling rate of 10K, the sequence generator SEQ1 and S
m_vhdl
- 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）-m sequence vhdl
ADSample
- 本程序是通过AD校正来提高2812 AD采样的精度，AD采样频率为10K，序列发生器SEQ1和SEQ2级联成一个16通道的序列发生器， 采样模式采用顺序采样。利用通用定时器T1的周期中断事件来启动AD转换。 ADCINA0和ADCINB0为参考电平，实际的电压值分别为0.420和1.653,此例程对 ADCINA0、ADCINA1、ADCINB0、ADCINB1四个通道进行连续10次的采样，然后对各个通道的10个采样值进行排序，滤波，最后取平均值。然后由ADCINA0 和ADCINB0通道
FPGAdezizhixingSPWMboChengXu
- 基于FPGA的自治型SPWM波形发生器的设计！正弦脉宽调制（SPWM）技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用，如何产生SPWM脉冲序列及其实现手段是PWM技术的关键。大家共同探讨哈！-FPGA based SPWM autonomy-based waveform generator design! Sinusoidal pulse width modulation (SPWM) technology in the voltage source inverter circuit
rondom
- 文章里介绍了移位序列发生器的原理及建立的模型，附有相关的vhdl程序-random vhdl
VHDL
- 8*8乘法器设计 伪随机序列发生器 PS2键盘设计 均为VHDL-8* 8 multiplier design of pseudo-random sequence generator are PS2 keyboard design VHDL
Digital_sequence_845
- 基于ADuc845的数字序列发生器，串行连续输出，可接8位并行输入-ADuc845 based on the number sequence generator, serial for output, which can be accessed by an 8-bit parallel input
shift-siso
- 先进先出序列发生器，详细说明见文档中的注释，希望能帮到大家-FIFO sequence generator, a detailed explanation see the comments in the document, hoping to help you
VHDlsheji
- 本文介绍了一种使用VHDL 设计多波形m 序列 发生器的原理与实现方法。-This paper presents a VHDL design using multi-waveform m sequence generator principle and realization method.
vhdl
- 伪随机序列发生器得VHDL语言源代码，已通过仿真。-Pseudo-random sequence generator may VHDL language source code, by simulation.
m_vhdl
- 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。-Design a pseudo-random sequence generator, using the generating polynomial 1+ X ^ 3+ X ^ 7. Requires a RESET terminal end and two control registers to adjust the initial valu
m_sequencer
- m序列发生器，长度可以变化，此处使用长度为40 的移位寄存器。反馈函数使用的是：x40+x5+x4+x3+1-m sequence generator, the length can be varied. here the length of the shift register is 40. Feedback function : x40+ x5+ x4+ x3+1
vhdl 伪随机序列发生器
- 设计一个伪随机序列发生器，采用的生成多项式为1+X3+X7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）
基于FPGA的多路同步脉冲发生器设计1
- 采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchronous pulse generator, to divide