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fir_asm
- tms320c5509a汇编程序实现32点fir滤波器（利用双累加器实现），滤除3KHz和8KHz中的低频成分，-Tms320c5509a assembler program realization 32 points fir filter (use double MAC realize),
zs
- AM调制器，里面包括分频器，累加器，乘法器-AM modulator, which includes the divider, accumulator, multiplier
RISC_CPU
- VHDL语言设计的RISC_CPU，分为八个基本部件分模块构建，分别为时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器以及地址多路器-The VHDL language RISC_CPU, is divided into eight basic components of modular construction, respectively, the clock generator, the instruction register, accumulator,
multi_adder
- 这是一个八位的乘法累加器的VHDL源代码-8 bit multiple accumulator
FPGAadder
- FPGA 累加器方面的几个源码，初学者学习之用-The FPGA Accumulator several source code, for beginners to learn with
MAC
- 在FPGA硬件上，使用verilog语言编写的一个乘累加器程序。-FPGA hardware, a multiply accumulator verilog language program.
project
- 采用底层设计懂得乘法累加器一般设计方法，对于VHDL相关应用有一定帮助-Know how to multiply-accumulator general design method, the underlying design VHDL related applications
xs128impulse
- 用xs128实现的脉冲累加器功能，连接编码器可以实现技术，示波器测量和实际运行均通过-Xs128 the pulse accumulator achieve function, connect the encoder can achieve technical oscilloscope measurement and actual run by
VHDL-DDS
- 基于FPGA的DDS信号源设计，32位相位累加器，产生可调频率-FPGA-based DDS signal source design, 32-bit phase accumulator to generate tunable frequency
chengfaleijia
- verilog 乘法累加器 包括工程项目及仿真波形图-verilog multiplier-accumulator including the project and the simulation waveform
Ex3_3
- TMS320C54x片内有1条程序总线，3条数据总线和4条地址总线。这3条数据总线（CB、DB和EB）将内部各单元连接在一起。其中，CB和DB总线传送从数据存储器读出的操作数，EB总线传送写到存储器中的数据。并行运算就是同时利用D总线和E总线。其中，D总线用来执行加载或算术运算，E总线用来存放先前的结果。 并行指令有并行加载和乘法指令，并行加载和存储指令，并行存储和乘法指令，以及并行存储和加/减法指令4种。所有并行指令都是单字单周期指令。并行运算时存储的是前面的运算结果，存储之后再进行加载或
leijiaqi
- verilog 语言描述的累加器和乘法器-verilog code
challenge-receive
- 飞思卡尔MC9S12XS128 脉冲累加器使用-Freescale MC9S12XS128 pulse accumulator
multi_booth
- verilog编写的booth算法的8x16乘法累加器-verilog prepared booth algorithm 8x16 multiplier-accumulator
1.5Accumulator
- 累加器，由mux，register，adder组成的n ；bit累加器-Accumulator, the mux, register, adder composed of n bit accumulator
999leijia
- 在C语言的环境下，利用单片机产生一个累加器的信号，希望对大家有用。-In the C language environment, using SCM accumulator generates a signal, we want to be useful.
fir18
- 介绍了一种基于FPGA和高精度A/D转换器结合的FIR滤波器电路系统,该滤波器采用乘法累加器算法,并利用X ilinx公司XC3S500E的FPGA进行试验验证,主要包括对输入的正弦波信号进行A/D转换后进行滤波,通过上位机显示滤波结果。 -Introduces an FPGA-based FIR filter circuit systems and high-precision A/D converter combined, the filter algorithm using multipl
DDS
- DDS的核心是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。加载Matlab 产生的波形，通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry out a linear accumulation under
half_band
- 半带滤波器verilog源代码，主要用于采样率变换系统中，采用乘法积累加器，很好的例子，供大家参考-Half band filter verilog code, mainly for the sampling rate conversion system, use the multiplication accumulation adder, a good example, for your reference
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- 32位累加器，包括32位加法器与寄存器，程序与仿真文件包含在内，在相应的环境下可直接运行-32-bit accumulator, including 32-bit adder and register, procedures and simulation files included, can be run directly under the corresponding environment