CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 搜索资源 - 除法器

搜索资源列表

  1. 3.4

    0下载:
  2. 移位除乘法器带testbench好用的工程-Useful addition to the shift multiplier works with testbench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:212656
    • 提供者:d
  1. con_addr_32

    0下载:
  2. 因为二进制加法的进位只可能是1或0,所以可以将32位加法器分为8块(最低一块由4位先行进位加法器直接构成,其余加法结构都采用先行进位加法器结构)分别进行加法计算,除最低位以外的其他7块加法器结构各复制两份,进位输入分别预定为1和0。于是,8块加法器可以同时进行各自的加法运算,然后根据各自相邻低位加法运算结果产生的进位输出,选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so it can be 32-bit adder is div
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:2252
    • 提供者:Peter
« 1 2 ... 4 5 6 7 8 9»
搜珍网 www.dssz.com