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3.1.5-Math
- 这是我们学校的DSP实验箱5502的DSP定点与浮点运算实验程序,保证可以用,功能很全,程序实现了定点加法,减法,乘法,除法 以及浮点加减乘除运算,还有就是浮点转定点运算与 定点转浮点运算.-This is our school s DSP DSP 5502 kit fixed and floating-point test procedures to ensure that you can use, features a very full, the program achieved a po
LM3S615_cn
- LM3S615 微控制器包含以下的产品特性： 32 位RISC 性能 － 采用为小型嵌入式应用方案而优化的32 位ARM® CortexTM M3 v7M 结构 － 可兼容Thumb® 的Thumb-2 专用指令集处理器内核，可提高代码密度 － 50-MHz 工作频率 － 硬件除法和单周期乘法 － 集成了嵌套向量中断控制器（NVIC）以提供明确的中断处理 － 29 个中断，带8 个优先级 － 存储器保护单元（MPU）为受保护的操作系
divide
- divide模块，实现除法功能。该module是用Verilog编写的，压缩包里包括了设计程序以及测试程序（testbench）。-divide module, the division function. The module is written in Verilog, compression bag, including the design process and testing process Sequence (testbench).
DSPchufa
- 在dsp上的除法实现，#include<c8051f320.h> #include<stdlib.h> #include<stdio.h> #include<math.h> -In the division on DSP realize,# include < c8051f320. H > # include < stdlib. H > # include < stdio. H > #
Division
- Verilog hdl 除法综合仿真实现，另包含测试文件-Verilog hdl Division
A-Fast-CRC-Implementation-on-FPGA
- CRC错误检测是一个非常 电信应用上常见的功能。 对提高数据速率的发展要求 更多和更sofisticated实现。 在本文中，我们提出了一个方法来实现 管道结构为基础的CRC功能 多项式除法。它非常有效地改善 高速性能，允许从1 Gb / s的数据传输速率 4千兆位/秒，基于FPGA implementions根据 并行化水平（8至32位）。- The CRC error detection is a very common functio
div
- 12位的除法，用于单片机上的，已经运用在实际产品中。-12 bit divsion
divide_testbench
- 除法描述，写的非常详细，真的很好用，可以作为一个工程的子模块使用-Descr iption of the division, written very detailed, really good, can be used as an engineering sub-module
verilog-HDL-Divider
- 两个3位二进制数的除法，结果（整数商）输出到数码管显示-Division, the result (integer quotient of two 3-bit binary number) output to the digital display
DataCycle
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
PipelineSim
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
divid
- 基于VHDL的divided建模，方便调用，主要是除法运算，用于数据移位-Divided modeling based on VHDL, call the main division operation is used to shift data
divider
- verilog 实现的除法运算器，可以进行修改。实现更多位宽的数据。-verilog implementation of division operation can be modified. Achieve more wide data.
mydiv
- 实现除法运算的Verilog实现（累加比较法）-The division operation Verilog achieve (cumulative Comparative Law)
code
- 5级流水CPU，可实现除法，逻辑移位，算术移位等高级功能-Five water CPU to perform division, logical shift, arithmetic shift and other advanced features
chufa
- 四位有符号数字除法 用于basys2板子-divider divider for basys2 sjtu
divide
- 实现带符号位的除法，使用二进制的左移处理，属于第三个大作业，懂的人都懂得-signed divide
Divider
- 除法的fpga实现 开发环境ise 语言vhdl-divider ise vhdl fpga