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搜索资源列表

  1. buffer

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  2. 用于Quartus软件开发的程序。主要介绍buffer的编写。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:21630
    • 提供者:刘永松
  1. uart8.zip

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  2. 使用Libero提供的异步通信IP核实现UART通信,并附带仿真程序。UART设置为1位开始位,8位数据位,1位停止位,无校验。且UART发送自带2级FIFO缓冲,占用FPGA面积很小。,Libero provided the use of asynchronous communication IP core implementation UART communications, and incidental simulation program. UART is set to 1 to sta
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:877056
    • 提供者:张键
  1. LM3S_UART

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  2. 《LM3S系列CPU高性能串口驱动程序》 现在很多ARM7芯片已经使用了Cotex-M3内核,我开始接触这东西是从周立功的LM3S1138开始的。周立功提供的1138串口例程基本不具有实用性…… 该驱动程序在利用LM3S系列CPU自身FIFO的同时,利用环形缓冲区构建了软件层的Buffer,采用中断方式进行Buffer读写,效率高,运行稳定,可用于透传、网关等各种大数据流量的场合。程序包含头文件,注释详尽;基于Stellaris外设驱动库编写,方便移植。并支持485通信,串口初始化数据自
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-03-30
    • 文件大小:12568
    • 提供者:Jerry.H
  1. RingBuffer

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  2. vxworks下环形buffer的操作代码,一个小的demo,希望对大家有用-vxworks under the ring buffer operation code, a small demo, hope for all of us
  3. 所属分类:VxWorks

    • 发布日期:2017-03-29
    • 文件大小:17934
    • 提供者:朱松
  1. 88fifovhdl

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  2. 88位进出缓冲器8*8位的fifo数据缓冲器的vhdl源程序 编了个8*8位的fifo数据缓冲器的vhdl源程序,是经过quartusII4.2编译成功的程序。。希望能跟各位交流-88 out of 8* 8-bit buffer fifo data buffer vhdl source Bianle Ge 8* 8-bit data buffer fifo vhdl source code is compiled through quartusII4.2 successful progra
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2385
    • 提供者:zhaorongjian
  1. FIFO

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  2. 一个用VHDL源码编写的先进先出(FIFO)缓冲器模块.可以进行FIFO的仿真验证-A source prepared by VHDL FIFO (FIFO) buffer module. Can verify FIFO simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:2072
    • 提供者:falcon_cq
  1. rngLib

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  2. 环型队列函数,主要是ring buffer的管理模块,完成相关的操作。-ring buffer lib
  3. 所属分类:VxWorks

    • 发布日期:2017-03-27
    • 文件大小:4232
    • 提供者:wang jinggui
  1. BUFFER

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  2. buffer for in/out data.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:499054
    • 提供者:mih
  1. fifo

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  2. A First in first out buffer in Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:550
    • 提供者:Ran
  1. BusDelay

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  2. buffer delay vhdl model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:517
    • 提供者:gnomix
  1. tristate

    0下载:
  2. VHDL code for a full adder and n bit full adder a tri state buffer and a flip flop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1338
    • 提供者:Davood
  1. dsp_circular_buffer.tar

    0下载:
  2. FIFO circular buffer for DSP
  3. 所属分类:DSP program

    • 发布日期:2017-04-13
    • 文件大小:1873
    • 提供者:slimx2
  1. buffer

    0下载:
  2. Double linked list with maximised number of items in list. implementation with automatic sorting feature.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-28
    • 文件大小:2344
    • 提供者:Piet
  1. mxc_fb_blend_test

    0下载:
  2. frame buffer blending test on freescale imx cpu
  3. 所属分类:Embeded Linux

    • 发布日期:2017-04-13
    • 文件大小:1689
    • 提供者:liu
  1. dlt645-1997

    0下载:
  2. c51 buffer uart使用 协议解码 dlt645-1997-c51 buffer uart
  3. 所属分类:SCM

    • 发布日期:2017-03-24
    • 文件大小:25900
    • 提供者:penghao
  1. FIFO

    0下载:
  2. 设计了一个具有双时钟信号,双复位信号的FIFO,用于FPGA中的数据缓冲,RAM的定义是参数型,可以根据自己的需求,修改此参数,完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to their needs, and modify this
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:183045
    • 提供者:luosheng
  1. buffer

    0下载:
  2. Byte buffer fro use in ATMEL AVR micro processor
  3. 所属分类:SCM

    • 发布日期:2017-04-13
    • 文件大小:2392
    • 提供者:freppac
  1. fifo89

    0下载:
  2. 先进先出FIFO缓冲器,8位字宽,9位字深,很简易的缓冲器。-FIFO FIFO buffer, 8-bit word wide, 9-bit words deep, very simple buffers.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:269004
    • 提供者:gdfrg
  1. uart

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  2. Also the USART automatically senses the start of transmission of RX line and then inputs the whole byte and when it has the byte it informs you(CPU) to read that data from one of its registers. The USART of AVR is very versatile and can be setup
  3. 所属分类:SCM

    • 发布日期:2017-03-27
    • 文件大小:1390
    • 提供者:sstefan
  1. auk_rtprx-v3.1.0.tar

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  2. The Altera(R) RTP Receiver function implements a buffer for received RTP packets. Duplicated and re-ordered packets are corrected. Missing packets can be fixed using Pro-MPEG Code of Practice #3 Forward Error Correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2419450
    • 提供者:Seok Hoon Shin
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