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Eight-cpu-design
- 单元电路的设计和元器件的选择 运算部件的设计 寄存器组的设计 指令寄存器的设计 程序计数器电路的设计 地址寄存器电路的设计 数据寄存器的设计 时序系统的设计 程序存储器的设计 输出寄存器的设计 微指令译码器的设计 微程序控制电路的设计 系统电路总图及原理 -Microinstruction translation of the design of the output re
RISC-CPU
- 精简指令集 CPU 通过仿真验证正确 (使用之前务必看readme文件，和结构图!) 1. 此cpu是夏宇闻 verilog数字系统设计教程中最后一章的例程。 2. 学习时务必先搞明白框图原理，和数据流动！！！ 3. 牢记主状态机中一条指令周期中传输的16bit=3bit指令+13bit地址。 4. 理解数据总线，和地址总线。区分数据和地址。 5. 仔细调试，因为书中有很多小错误。 程序经过quartusii编译通过，另外经过modelsim仿真正确。-RISC
cpu
- 这是本人的课程设计。采用微程序控制的CPU，能够从RAM中读取指令，并执行。包含MBR,MAR,IR,BR,ALU,PC等功能部件，能实现加减乘法，逻辑左右移位，逻辑与或非，在此基础上还可以拓展。希望能帮助你们。-This is my curriculum design. Micro-program control CPU can read instructions from the RAM and executed. Contains the MBR, MAR, IR, BR, ALU, PC
cpu
- EDA工具描述下的8位CPU硬件描述语言VHDL的设计-failed to translate
cpu
- 简易cpu 课程设计 vhdl modelsim-Easy cpu curriculum design vhdl modelsim
pro_2
- 简单CPU设计。使用Verilog语言，比较简单易懂。-simple CPU
CPU
- 组成原理课设，简单CPU微处理器指令系统设计。-CPU design
EDAandVHDL3
- 包含本系列的第三部分内容，详细介绍了VHDL状态机的概念及其使用和16位CISC CPU设计。-The third part contains the contents of this series, detailing the concept and its use of 16-bit CISC CPU design and VHDL state machine.
OpenMIPS_VerilogHDL_Study_v1.1
- 10天用verilog实现MIPS_cpu，内有清晰结构图。很好的cpu设计学习资料！-10 days with verilog achieve MIPS_cpu, within a clear structure diagram. Good cpu design learning materials!
Nios_II-CPU
- nios 处理器嵌入式系统设计，介绍了nios ii处理器的基本特点以及构建一个最小的嵌入式系统hello_world-NIOS CPU embedded system
Our_MIPS_CPU
- 基于MIPS架构的CPU设计，含有完整程序代码，及各模块实现及仿真程序！-CPU design based on MIPS architecture, contains a complete code, and the realization of each module and the simulation program
CPU
- 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm
simple_CPU_VHDL
- 简单的CPU的VHDL设计 vhdl代码和cpu设计过程--Simple CPU design of the VHDL code and VHDL design process cpu
CPU
- 使用Verilog HDL语言完成一个简单的多周期MIPS微处理器的设计-Using Verilog HDL language to complete a simple multi-cycle MIPS microprocessor design
RISC_CPU
- RISC cpu设计，verilog语言，PIC14位指令集-RISC cpu design, verilog language, PIC14-bit instruction set
CPU
- 使用QuartusII软件，利用VHDL语言设计实现CPU,其中包含时序图仿真。-Using software QuartusII, using VHDL language to design the CPU, which contains sequence diagram simulation.
8BIT_CPU
- 一个8位的CPU设计，用verilog语言写的，希望有用-A CPU OF 8 BITS
CPU
- 设计一个简易cpu，包含指令集，能够实现有限指令的操作，具体见内部文档-Design a simplified CPU that has its own instructions which it can work with.
gpr
- 32个寄存器组成的寄存器堆 用于在cpu设计中存储数据-made up of 32 regs be used to design single cpu
OpenMIPS_VHDL_study_v1.0
- 10天实现OPENMIPS处理器-VHDL版[内有详细代码，testbench和设计文档，十天教你学会MIPS架构CPU设计]-10 days to achieve the OPENMIPS processor-VHDL version [within a detailed code, testbench and design documents, ten days to teach you to learn MIPS architecture CPU design]