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搜索资源列表

  1. fec_package_v1_1

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  2. forward error correction and viterbi decoder source package in C language
  3. 所属分类:Other Embeded program

    • 发布日期:2017-03-26
    • 文件大小:800371
    • 提供者:shubh
  1. auk_rtprx-v3.1.0.tar

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  2. The Altera(R) RTP Receiver function implements a buffer for received RTP packets. Duplicated and re-ordered packets are corrected. Missing packets can be fixed using Pro-MPEG Code of Practice #3 Forward Error Correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2419450
    • 提供者:Seok Hoon Shin
  1. IS-95ForwardTrafficChannelCommunicationsDSPsourcec

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  2. 通信正向业务信道的开发DSP源代码(包括定时,检纠错能力)-Forward Traffic Channel Communications Development DSP source code (including the timing, inspection error correction)
  3. 所属分类:DSP program

    • 发布日期:2017-04-16
    • 文件大小:14953
    • 提供者:苏明
  1. rfc5109.txt

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  2. This document specifies a payload format for generic Forward Error Correction (FEC) for media data encapsulated in RTP. It is based on the exclusive-or (parity) operation. The payload format described in this document allows end systems to appl
  3. 所属分类:SCM

    • 发布日期:2017-04-01
    • 文件大小:46933
    • 提供者:歪歪
  1. IC_Viterbi

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  2. forward error correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:33312
    • 提供者:mehdi
  1. my_viterbi

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  2. forward error correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:289016
    • 提供者:mehdi
  1. fec_encoder

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  2. This module Implements the Forward Error Correction Encoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2190
    • 提供者:ashwanth
  1. gdi1

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  2. Viterbi decoder is used for decoding data encoded using Convolution Forward Error Correction codes or data that suffers inter-symbol interference. They occur in a large proportion of digital transmission. Viterbi decoders employed in digital wire
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:655
    • 提供者:skb
  1. verilog-juanjima

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  2. 卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog  HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快-Convolutional code is an important forward error correction channel coding method, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:10240
    • 提供者:邓博于、
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