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CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
fpga.fifo
- 异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。-Asynchronous FIFO is an important module which always used to absorb the
SIG_1KHz
- 任意移相方波信号产生的VHDL代码。输入任意一个的相位偏移值就都能产生与参考方波有指定相位差的同频信号。-Square-wave signal of arbitrary phase shift generated by VHDL code. Enter any one of the phase offset can be generated on a designated phase with the reference square wave signal the same frequency
PN4
- 语言：VHDL 功能：该PN4序列的特点为将一个4位序列的前两位取异或，再让序列左移一位，用异或的结果作为序列的最后一位。序列周期是15，即15位伪随机序列。其中包括序列的产生模块和检测模块。对于误码检测，首先捕获相位。然后，规定测试的码的总个数，统计这些码中有多少个不能满足PN序列特点的，用计数器统计个数。如果发现误码过多，可能是相位失调，重新捕获相位，再进行误码检测。 仿真工具：modelsim 综合工具：quartus -Language: VHDL function:
doc0846H
- Main Features • Quad ADC with 8-bit Resolution – 1.25 Gsps Sampling Rate in Four-channel Mode – 2.5 Gsps Sampling Rate in Two-channel Mode – 5 Gsps Sampling Rate in One-channel Mode – Built-in four-by-four Crosspoint Switch • 2.
FPGA-based-function-generator
- 本论文设计的任意波形发生器所要实现的基本功能： (1)输出波形的种类：正弦波、方波、三角波、锯齿波、脉冲波、手绘任意波形、任意公式波形。 (2)输出波形每一通道的频率、幅值、偏置都可以由用户调节，并且可以设置多个通道信号之间的相位差。 (3)编辑波形的方式有：设置参数、输入公式、手工绘制通信波特率的全部功能在PC机上实现。 -In this thesis, the arbitrary waveform generator to achieve the basic function
shiyan
- OFDM中的信道均衡技术对于研究如何消除噪声干扰以及去除相位偏移的有着重要的作用-OFDM channel equalization techniques in the study of how to eliminate noise and to remove the phase offset has an important role in
A-new-calibration-algorithm
- 干涉参数定标对于机载双天线InSAR（Interferometric Synthetic Aperture Radar）系统的大面积高精度数字高程模型（DEM，Digital Elevation Model）获取具有重要意义。为了高效地进行干涉参数定标，本文从双天线InSAR获取DEM的基本原理出发，构建了一种新的考虑干涉相位偏置、基线长度和基线水平角三个干涉参数的外定标模型，设计了外定标模型的未知参数解算方案。利用GPS（Global Position System，全球定位系统）实测的高程控
qpsk_demod_use_FPGA
- 根据软件无线电的思想，提出了一种新颖的数字信号处理算法，对QPSK信号的相位进行数字化处理，从而实现对QPSK信号的解调.该算法允许收发两端载波存在频差，用数字锁相实现收发端载波的同步，在频偏较大的情况下，估算频偏的大小，自适应设置环路的带宽，实现较短的捕获时间和较好的信噪性能。整个设计基于XILINX公司的ISE开发平台，并用Virtex-II系列FPGA实现。用FPGA实现调制解调器具有体积小、功耗低、集成度高、可软件升级、扰干扰能力强的特点，符合未来通信技术发展的方向。-According
phaseshift
- 移相器，任意角度偏移，包含test，经过测试-Phase shifters, any angle offset, contains test after test