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设计一个能够自启动的24-1的伪随机码（111101011001000）发生器。
设计一个序列信号发生器，产生一个011100110011序列码。
实现序列1110100。测试序列码波形
个人比较欣赏第二种方法
-to design an 24-1 since the start of the pseudo-random number (111101011001000) generator. Design of a signal sequence generator to pro
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伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator- on behalf of binary feedback shift register, verilog hdl original code.
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伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator-filtered on behalf of binary feedback shift register, verilog hdl original code.
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8*8乘法器设计
伪随机序列发生器
PS2键盘设计
均为VHDL-8* 8 multiplier design of pseudo-random sequence generator are PS2 keyboard design VHDL
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伪随机序列发生器得VHDL语言源代码，已通过仿真。-Pseudo-random sequence generator may VHDL language source code, by simulation.
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设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。-Design a pseudo-random sequence generator, using the generating polynomial 1+ X ^ 3+ X ^ 7. Requires a RESET terminal end and two control registers to adjust the initial valu
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伪随机二进制序列发生器的Verilog源码，带测试文件，并在FPGA开发板上成功验证-Pseudo-random binary sequence generator Verilog source code, with a test file, and successfully verified in FPGA development board
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利用一种伪随机数生成的新方法 ———超素数法，在单片机的P1.6口产生周期为498的伪随机序列。-Pseudo-random number generator using a new method--- law of prime numbers, generated in the microcontroller ports P1.6 period of 498 pseudo-random sequence.
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一些有用的VHDL代码 包括伪随机序列发生器等-VHDL code, including some useful pseudo-random sequence generator, etc.
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本次例程包括七阶伪随机序列发生器、序列码检测器，奇偶校验器、CRC（循环冗余）校验器，并附有FPGA的代码和仿真。-The routines including seven order pseudo-random sequence generator, sequence yards detector, parity validator, CRC (cyclic redundancy) validator, and with FPGA code and simulation.
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利用FPGA编程--- -实现“伪随机序列发生器设计”-FPGA programming------- pseudo-random sequence generator design
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通过MATLAB的SIMULINK模型设计，实现伪随机数的序列发生器，并通过DSP BUILDER中的SIGNAL COMPILER转换成QuartusII工程，并实现硬件的下载。-Through the MATLAB SIMULINK model design, realization of pseudo random sequence generator, and through the DSP BUILDER of SIGNAL COMPILER converted into Quartu
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8位伪随机序列发生器。在通信加扰，序列检测中有很强的工程应用-8 pseudo-random sequence generator. In communications scrambling sequence detection has a strong engineering applications
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Pseudo Random Sequence Generator Code and Tutor
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2011年电赛e题信号产生程序 产生10kbit/s -100Kbit/s的m序列 以及一个伪随机序列-M sequence 2011 CEC signal generator generates e title 10kbit/s - 100Kbit/s, and a pseudo-random sequence
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伪随机序列发生器，即M序列发生器，VHDL语言完成，已仿真通过。-Pseudo-random sequence generator, VHDL language completed, through simulation.
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