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搜索资源列表

  1. SIN_fashengqi

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  2. 2006altera大赛-基于软核Nios的宽谱正弦信号发生器设计:摘要:本设计运用了基于 Nios II 嵌入式处理器的 SOPC 技术。系统以 ALTERA公司的 Cyclone 系列 FPGA 为数字平台,将微处理器、总线、数字频率合成器、存储器和 I/O 接口等硬件设备集中在一片 FPGA 上,利用直接数字频率合成技术、数字调制技术实现所要求波形的产生,用 FPGA 中的 ROM 储存 DDS 所需的波形表,充分利用片上资源,提高了系统的精确度、稳定性和抗干扰性能。使用新的数字信号处理(
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:407706
    • 提供者:刘斐
  1. FSKmodulationanddemodulation

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  2. FSK调制与解调,整个设计基于ALTERA公司的QuartusⅡ开发平台,并用Cyclone系列FPGA实现。所设计的调制解调器具有体积小、功耗低、集成度高、软件可移植性强、扰干扰能力强的特点,符合未来通信技术设计的方向。-FSK modulation and demodulation, the entire design is based on ALTERA' s development platform Quartus Ⅱ, and Cyclone series FPGA implem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:575353
    • 提供者:张继峰
  1. ti-sfsk

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  2. ti s-fsk电力载波通信模块,供各位参考一下-Spread_Frequency shift Keying Power Line Monem Software Architecture
  3. 所属分类:DSP program

    • 发布日期:2017-04-06
    • 文件大小:590345
    • 提供者:王洪涛
  1. fsk_tz

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  2. vhdl实现FSK调制,本次毕业设计的数据速率 1.2kb/s,要求产生一个1.2kHz的正弦信号,对正弦信号每周期取100个采样点,因此要求产生3个时钟信号:1.2kHz(数据速率)、120kHz(产生1.2kHz正弦信号的输入时钟)、240kHz(产生2.4kHz正弦信号的输入时钟)。基准时钟已由一个外部时钟120MHz提供,要得到前面三种时钟,就需要首先设计一个模50的分频器产生240kHz信号,再设计一个二分频器,生产一个120kHz的信号,然后再前面的基础上再设计一个模100的分频器,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:768
    • 提供者:
  1. dsp_qpsk_fsk

    2下载:
  2. 采用TI的DSP6713协同ALTERA的FPGA芯片实现数字FSK调试,并仿真测试成功-TI s DSP6713 collaborative ALTERA FPGA chip digital FSK debugging and simulation test was successful.
  3. 所属分类:DSP编程

    • 发布日期:2014-03-09
    • 文件大小:194623
    • 提供者:luomeigang
  1. fpga_qpsk_fsk

    2下载:
  2. 采用TI的DSP6713协同ALTERA的FPGA芯片实现数字qpsk和FSK调制,并仿真测试成功-TI s DSP6713 collaborative ALTERA FPGA chip digital qpsk and FSK modulation and simulation test was successful.
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-09
    • 文件大小:10637914
    • 提供者:luomeigang
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