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搜索资源列表

  1. viterbi_for_bch.rar

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  2. Viterbi based trellis decoder for (7,4) - binary BCH code,Viterbi based trellis decoder for (7,4)- binary BCH code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:834byte
    • 提供者:shahifaqeer
  1. viterbi

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  2. verilog程序,实现了(2,1,4)卷积码编码,和基于回溯算法的维特比译码器-verilog program to achieve the (2,1,4) convolutional code encoding, and algorithm based on the back of the Viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:2.81kb
    • 提供者:xiongherui
  1. husw

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  2. 用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真-Language Design with VHDL Viterbi decoder is the VHDL source code with ModelSim XE III 6.3c software simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1016byte
    • 提供者:hsw0320
  1. Viterbi

    0下载:
  2. Viterbi译码器的FPGA实现代码,来在国外大学论坛.-Viterbi decoder implementation of the FPGA code to the Forum at foreign universities.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:7.64kb
    • 提供者:蔡敏
  1. viterbidecoder

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  2. viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL (3,1,7)zero tail conventional code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:4.57kb
    • 提供者:zhouli
  1. reinformationregardingapplicationfee

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  2. paper format that includes Viterbi Decoder complete VHDL code for the document. Nh format paper format that include s Viterbi Decoder complete VHDL code for the document. Nh format paper format that includes Viterbi Decoder complete VHDL code for the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:420.65kb
    • 提供者:awa
  1. viterbi_binary_hard_c

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  2. vhdl code for viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:4.22kb
    • 提供者:anjali
  1. viterbi

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  2. verilog code for viterbi encoder and decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:13.16kb
    • 提供者:kamran
  1. VD-vhdl-Code

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  2. this codes are for convolution encoder and Viterbi decoder synthesis and implementation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:7.37kb
    • 提供者:shishir
  1. Control

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  2. 维特比译码器控制器部分Verilog代码-The controller part of the Viterbi decoder in Verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:604byte
    • 提供者:王阳
  1. Viterbi_Implement

    0下载:
  2. Viterbi decoder實現解說及源碼-Viterbi decoder Implement & source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:454.95kb
    • 提供者:osabado
  1. VDK9R12

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  2. it is for convolutional code decoder by viterbi alogrithm.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:76.42kb
    • 提供者:orange_hoo
  1. viterbi_decoder_axi4s

    0下载:
  2. Viterbi译码器的verilog代码和测试-Verilog code and testing of the Viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-11
    • 文件大小:18.05mb
    • 提供者:李雪利
  1. ug745

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  2. Viterbi decoder design code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.55mb
    • 提供者:rajaisking
  1. The-viterbi-algorithm-(1)

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  2. Vetrbi decoder VHDL code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:380.65kb
    • 提供者:rajaisking
  1. vhcg_latest.tar

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  2. Viterbi algorithm is the most likelihood decode algorithm of convolution code. Viterbi decoder means the VLSI implementation of Viterbi algorithm. In the area of communication, convolution code is very popular, so how to improve the performance a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:638.68kb
    • 提供者:phani
  1. Enc_With_Punc---2011-11-28-v3.0

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  2. Viterbi 译码打孔和去打孔代码, ,VERILOG 代码,自己写的,包含时钟打孔,-Viterbi Decoder With Puncture and Depuncture, Verilog Code,clock puncture ,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.38mb
    • 提供者:
  1. viterbideoderupdated

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  2. Viterbi decoder source code is in verilog with CRCv-Viterbi decoder source code is in verilog with CRCv
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.74kb
    • 提供者:hr
  1. verilog-juanjima

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  2. 卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog  HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快-Convolutional code is an important forward error correction channel coding method, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:10kb
    • 提供者:邓博于、
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