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  1. sunday_clock

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  2. 数字钟 VHDL 年月日 时分秒 东北大学 EDA vhdl例程 电子设计自动化-VHDL date when the digital clock every minute routine Northeastern University Electronic Design Automation EDA vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.81mb
    • 提供者:孙懂
  1. fulladder

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  2. 全加器 东北大学秦皇岛分校 电子设计自动化 实验-Full adder Northeastern University at Qinhuangdao electronic design automation experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:23.9kb
    • 提供者:yuxi
  1. half-adder

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  2. 半加器 东北大学秦皇岛分校 电子设计自动化 实验-Half adder Northeastern University at Qinhuangdao electronic design automation experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:19.73kb
    • 提供者:yuxi
  1. add_8

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  2. 八位加法器 东北大学秦皇岛分校 电子设计自动化 实验-Eight adder Northeastern University at Qinhuangdao electronic design automation experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:93.67kb
    • 提供者:yuxi
  1. LCD

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  2. LCD 控制 东北大学秦皇岛分校 电子设计自动化 实验-LCD control Northeastern University at Qinhuangdao electronic design automation experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.63kb
    • 提供者:yuxi
  1. er

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  2. 秒表 东北大学秦皇岛分校 电子设计自动化 实验-Stopwatch Northeastern University at Qinhuangdao electronic design automation experiment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:724byte
    • 提供者:yuxi
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